JPS60247690A - ブリンク制御回路 - Google Patents
ブリンク制御回路Info
- Publication number
- JPS60247690A JPS60247690A JP59105258A JP10525884A JPS60247690A JP S60247690 A JPS60247690 A JP S60247690A JP 59105258 A JP59105258 A JP 59105258A JP 10525884 A JP10525884 A JP 10525884A JP S60247690 A JPS60247690 A JP S60247690A
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- JP
- Japan
- Prior art keywords
- memory
- data
- plink
- selector
- blink
- Prior art date
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- Granted
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はルック・アップ・テーブル（ＬＵＴ）を用いて
、画像表示を行う画像制御に係り、回線接続形ディスプ
レイではＬＵＴの入力アドレスを一定周期で切替え、回
線の情報伝送量を増大させずに画像の表現能力を拡大さ
せるようにしたブリンク制御回路に関する。
、画像表示を行う画像制御に係り、回線接続形ディスプ
レイではＬＵＴの入力アドレスを一定周期で切替え、回
線の情報伝送量を増大させずに画像の表現能力を拡大さ
せるようにしたブリンク制御回路に関する。
（ｂｌ 従来技術と問題点
例えば、第１図に示す従来のブリンク制御回路１は制御
装置（ＣＰＵ）からソフトウェアにより一定周期でＬＵ
Ｔメモリ２を書き替える方式である。
装置（ＣＰＵ）からソフトウェアにより一定周期でＬＵ
Ｔメモリ２を書き替える方式である。
ＬＵＴメモリ２は第２図化示すように（出力Ｉ）配列、
或いは表の形の一群のデータ（１２ｂｉｔで４０９６通
り）の中から、（入力欄）データに付属する見出しキー
の部分（４ｂｉｔで１６通り）を手掛に必要なデータを
探し出す表である。通常セレクタ３は表示すべきデータ
が記憶されているビデオメモリ４をメモリ走査回路５で
走査した表示データをＬＵＴメモリ２に出力し、そして
ＬＵＴメモリ２のデータを画面に表示している。こ＼の
ＬＵＴメモリ２は三原色レッド（ト）、グレー〇、ブル
ー（ロ）の三種類で夫々４ｂ＋を出力し、画面表示はｔ
２ ｂｉｔである。ＣＰＵよりのプリンク指令により
セレクタ３は前記メモリ走査回路５の表示データのＬＵ
Ｔメモリ２への出力を止め、ＣＰＵアクセス用アドレス
をＬＵＴメモリ２に出力し、ＣＰＵアクセス用データを
ＬＵＴメモリ２に書込み、それを画面に表示する。
或いは表の形の一群のデータ（１２ｂｉｔで４０９６通
り）の中から、（入力欄）データに付属する見出しキー
の部分（４ｂｉｔで１６通り）を手掛に必要なデータを
探し出す表である。通常セレクタ３は表示すべきデータ
が記憶されているビデオメモリ４をメモリ走査回路５で
走査した表示データをＬＵＴメモリ２に出力し、そして
ＬＵＴメモリ２のデータを画面に表示している。こ＼の
ＬＵＴメモリ２は三原色レッド（ト）、グレー〇、ブル
ー（ロ）の三種類で夫々４ｂ＋を出力し、画面表示はｔ
２ ｂｉｔである。ＣＰＵよりのプリンク指令により
セレクタ３は前記メモリ走査回路５の表示データのＬＵ
Ｔメモリ２への出力を止め、ＣＰＵアクセス用アドレス
をＬＵＴメモリ２に出力し、ＣＰＵアクセス用データを
ＬＵＴメモリ２に書込み、それを画面に表示する。
上記のようにＣＰＵから一定周期（例えば０．５秒周期
）でＬＵＴメモリ２を書き替える方式では、画面表示す
ビクル中に、表示とは非同期にＣＰＵからＬＵＴメモリ
２をアクセス（書き込み）するので、画面上に雑音が発
生する。これはＬＵＴメモリ２のアクセスタイムを高速
（２５ｎｓ）にしても、ドツトの表示間隔（３９ｎｓ）
と同程度に近いから１ドツト程度の雑音の発生は避けら
れない。
）でＬＵＴメモリ２を書き替える方式では、画面表示す
ビクル中に、表示とは非同期にＣＰＵからＬＵＴメモリ
２をアクセス（書き込み）するので、画面上に雑音が発
生する。これはＬＵＴメモリ２のアクセスタイムを高速
（２５ｎｓ）にしても、ドツトの表示間隔（３９ｎｓ）
と同程度に近いから１ドツト程度の雑音の発生は避けら
れない。
この雑音はブリンク周期ごと（０，５秒）に発生するこ
とになるため、画質が劣下するという問題がある。
とになるため、画質が劣下するという問題がある。
（Ｃ１発明の目的
本発明の目的はＬＵＴメモリを用いて画像表示を行う表
示回路に、ＬＵＴメそりの入力アドレス持 を一定周期で切替えるプリンタ用メモリを傍ち、通常は
アドレスとデータが一致しプリンタ動作を行わず、ＣＰ
Ｕにより書きかえられて、アドレスとデータが一致しな
いときにプリンク動作となり、セレクタ■によりＶ−Ｒ
，ＡＭの通常表示とプリンク用メモリのデータをフレー
ム間隔と同期したブリンク周期で切りかえ、画面上の雑
音を防ぐようにしたブリンク制御回路を提供することに
ある。
示回路に、ＬＵＴメそりの入力アドレス持 を一定周期で切替えるプリンタ用メモリを傍ち、通常は
アドレスとデータが一致しプリンタ動作を行わず、ＣＰ
Ｕにより書きかえられて、アドレスとデータが一致しな
いときにプリンク動作となり、セレクタ■によりＶ−Ｒ
，ＡＭの通常表示とプリンク用メモリのデータをフレー
ム間隔と同期したブリンク周期で切りかえ、画面上の雑
音を防ぐようにしたブリンク制御回路を提供することに
ある。
（ｄ＋ 発明の構成
そしてこの目的は本発明によれば、ビデオメモリをメモ
リ走査回路により走査し、表示すべきデータをルック・
アップ・テーブルに出力し画像表示を行う回路における
前記ルック・アップ・テープＩしの入力アドレスを一定
周期で切替えるブリンク制御回路であって、前記ビデオ
メモリの画像表示の出力を止め、制御装置データを選択
するセレクタＩと、該セレクタＩの選択により制御装置
データを書込むプリンク用メモリと、該プリンク用メモ
リのデータと前記ビデオメモリの画像データをブリンク
周期で切替えを行うセレクタ菖を備え、前記プリンク用
メモリのアドレスは通常の画像表示においてはルック拳
アップ・テーブルの入力アドレスを示し、プリンク中に
おいてはルック争アップ・テーブルの入力アドレスとな
ることを特徴とするブリンク制御回路を提供することに
より達成される。
リ走査回路により走査し、表示すべきデータをルック・
アップ・テーブルに出力し画像表示を行う回路における
前記ルック・アップ・テープＩしの入力アドレスを一定
周期で切替えるブリンク制御回路であって、前記ビデオ
メモリの画像表示の出力を止め、制御装置データを選択
するセレクタＩと、該セレクタＩの選択により制御装置
データを書込むプリンク用メモリと、該プリンク用メモ
リのデータと前記ビデオメモリの画像データをブリンク
周期で切替えを行うセレクタ菖を備え、前記プリンク用
メモリのアドレスは通常の画像表示においてはルック拳
アップ・テーブルの入力アドレスを示し、プリンク中に
おいてはルック争アップ・テーブルの入力アドレスとな
ることを特徴とするブリンク制御回路を提供することに
より達成される。
（ｅｌ 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明のブリンク制御回路の一実施例を示すブ
ロック図である。
ロック図である。
図において、ビデオメモリ（Ｖ−ＲＡＭ）７をメモリ走
査回路８により走査し、表示すべきデータをルック・ア
ップ・テーブル（ＬＵＴメモリ）９に出力し、画像表示
を行う表示回路の前記ＬＵＴメモリ９の入力アドレスを
一定周期で切替えるブリンク制御回路６であって、前記
Ｖ−ＲＡＭ７の画像表示の前記ＬＵＴメモリ９の出力を
止め、制御装置（ＣＰＵ）データを選択するセレクタ（
Ｉ１１２と、該セレクタ（Ｉ）１２の選択により制御装
置データを書込むプリンク用メモリｌＯと、該プリンク
用メモリ１０のデータと前記Ｖ−Ｒ，ＡＭ７の画像デー
タをブリンク周期で切替えを行うセレクタ（Ｉｔ １１
を備えている。
査回路８により走査し、表示すべきデータをルック・ア
ップ・テーブル（ＬＵＴメモリ）９に出力し、画像表示
を行う表示回路の前記ＬＵＴメモリ９の入力アドレスを
一定周期で切替えるブリンク制御回路６であって、前記
Ｖ−ＲＡＭ７の画像表示の前記ＬＵＴメモリ９の出力を
止め、制御装置（ＣＰＵ）データを選択するセレクタ（
Ｉ１１２と、該セレクタ（Ｉ）１２の選択により制御装
置データを書込むプリンク用メモリｌＯと、該プリンク
用メモリ１０のデータと前記Ｖ−Ｒ，ＡＭ７の画像デー
タをブリンク周期で切替えを行うセレクタ（Ｉｔ １１
を備えている。
前記プリンク用メモリｌＯのアドレスは通常の画像表示
（プリンク中でないとき）においてプリンクメモリのア
ドレスとデータの値が一致している。プリンク用メモリ
１０の出力データと一致しているので、前記ＬＵＴメモ
リ９０入力アドレスを示している。従りて、セレクタ＋
ｌ１１２によりＶ−ＲＡＭ７の表示データはプリン′り
用メモ１月０を通り前記セレクタ（１） １１へ出力し
通常表示を行う０プリンク中においては（ＣＰＵからの
データの書込みによりプリンクメモリアドレスと対応す
るデータの値を違える）、前記ＬＵＴメモリ９の入力ア
ドレスとなる。従って、セレクタ（Ｉ１１２によりＶ−
ＲＡＭ７の表示データと止め、プリンク用メモリｌＯの
内容はＣＰＵにより書きかえられ、プリンク中のＬＵＴ
メモリ９の入力アドレスとなる。
（プリンク中でないとき）においてプリンクメモリのア
ドレスとデータの値が一致している。プリンク用メモリ
１０の出力データと一致しているので、前記ＬＵＴメモ
リ９０入力アドレスを示している。従りて、セレクタ＋
ｌ１１２によりＶ−ＲＡＭ７の表示データはプリン′り
用メモ１月０を通り前記セレクタ（１） １１へ出力し
通常表示を行う０プリンク中においては（ＣＰＵからの
データの書込みによりプリンクメモリアドレスと対応す
るデータの値を違える）、前記ＬＵＴメモリ９の入力ア
ドレスとなる。従って、セレクタ（Ｉ１１２によりＶ−
ＲＡＭ７の表示データと止め、プリンク用メモリｌＯの
内容はＣＰＵにより書きかえられ、プリンク中のＬＵＴ
メモリ９の入力アドレスとなる。
セレクタ（１１１１１はメモリ走査回路８の直接出力と
プリンク用メモリ１０の出力をフレーム周期に同期させ
たブリンク周期（０，５秒）で切換える。
プリンク用メモリ１０の出力をフレーム周期に同期させ
たブリンク周期（０，５秒）で切換える。
プリンク用メモリｌＯは通常はアドレスとデータが一致
しており、通常表示を行いプリンク動作は行われないが
、メモリ内容がアドレスとデータが一致しないとき、即
ちＣＰＵによりプリンク用メモ＋７１０の内容が書きか
えられたとき、ブリンク動作となるので、従来のブリン
ク動作のように通常表示の系統を一定周期毎（０５秒）
に乱すことがないので、プリンク中の表示画面に雑音が
発生しない。なお、ＬＵＴメモリ９は三原色レッド四、
グＶ −（ＣＡ 、 ）７Ｌ／−（Ｂｌｉ７）Ｅ種類ア
リ、４ ｂｔｔ ノ人、出力で行われ、１２ ｂｉｔ
／ｄｏｔで画表示が行われる。
しており、通常表示を行いプリンク動作は行われないが
、メモリ内容がアドレスとデータが一致しないとき、即
ちＣＰＵによりプリンク用メモ＋７１０の内容が書きか
えられたとき、ブリンク動作となるので、従来のブリン
ク動作のように通常表示の系統を一定周期毎（０５秒）
に乱すことがないので、プリンク中の表示画面に雑音が
発生しない。なお、ＬＵＴメモリ９は三原色レッド四、
グＶ −（ＣＡ 、 ）７Ｌ／−（Ｂｌｉ７）Ｅ種類ア
リ、４ ｂｔｔ ノ人、出力で行われ、１２ ｂｉｔ
／ｄｏｔで画表示が行われる。
（ｆｌ 発明の効果
以上詳細に説明したように、本発明のブリンク制御回路
はＬＵ’ｌ’メモリを用いて画像表示を行う制御回路に
、ＬＵＴメモリの入力アドレスを一定周期で切り替える
プリンク用メモリを持ち、通常プリンク用メモリのアド
レスはＬＵＴメモリの入力アドレスで、アドレスとデー
タが一致しブリンク動作は行われないが、プリンク用−
モリの内容がＣＰＵにより書きかえられて、アドレスと
データが一致しないときにブリンク動作となり、セレク
タ（１）ＪＣよりＶ−ＲＡＭからの通常表示とプリンク
用メモリのデータをフレーム間隔と同期したブリンク周
期（０，５秒）で切りかえてＬＵＴメモリに出力するこ
とにより、従来のように通常表示の系統をブリンク周期
ごとに乱すことがないので、プリンク中に表示画面に雑
音を発生させ画質を劣下させることがない。
はＬＵ’ｌ’メモリを用いて画像表示を行う制御回路に
、ＬＵＴメモリの入力アドレスを一定周期で切り替える
プリンク用メモリを持ち、通常プリンク用メモリのアド
レスはＬＵＴメモリの入力アドレスで、アドレスとデー
タが一致しブリンク動作は行われないが、プリンク用−
モリの内容がＣＰＵにより書きかえられて、アドレスと
データが一致しないときにブリンク動作となり、セレク
タ（１）ＪＣよりＶ−ＲＡＭからの通常表示とプリンク
用メモリのデータをフレーム間隔と同期したブリンク周
期（０，５秒）で切りかえてＬＵＴメモリに出力するこ
とにより、従来のように通常表示の系統をブリンク周期
ごとに乱すことがないので、プリンク中に表示画面に雑
音を発生させ画質を劣下させることがない。
第１図は従来のブリンク制御回路のブロック図、第２図
はＬＵＴメモリの内容を示す図、第３図は本発明のブリ
ンク制御回路の一実施例のブロック図を示す。 図において、６はブリンク制御回路、７はＶ−ＲＡＭ、
８はメモリ走査回路、９はＬＵＴメモリ、ｌＯはプリン
ク用メモリ、ｌｌはセレクタ１１１．１２はセレクタ（
Ｉ）である。 坪 ２ 図
はＬＵＴメモリの内容を示す図、第３図は本発明のブリ
ンク制御回路の一実施例のブロック図を示す。 図において、６はブリンク制御回路、７はＶ−ＲＡＭ、
８はメモリ走査回路、９はＬＵＴメモリ、ｌＯはプリン
ク用メモリ、ｌｌはセレクタ１１１．１２はセレクタ（
Ｉ）である。 坪 ２ 図
Claims (1)
- ビデオメモリをメモリ走査回路により走査し、表示すべ
きデータをルック・アップ・テーブルに出力し画像表示
を行う表示回路の前記ルック・アップ・テーブルの入力
アドレスを一定周期で切替えるブリンク制御回路であっ
て、前記ビデオメモリの画像表示の出力を止め、制御装
置データを選択するセレクタＩと、該セレクタＩの選択
により制御装置データを書込むプリンク用メモリと、該
プリンク用メモリのデータと前記ビデオメモリの画像デ
ータをプリンク周期で切替えを行うセレクタ■を備え、
前記プリンク用メモリのアドレスは通常の画像表示にお
いてルック・アップ・テーブルの入力アドレスを示し、
プリンク中においてルック０アツプｅテーブルの入力ア
ドレスとなることを特徴とするブリンク制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105258A JPS60247690A (ja) | 1984-05-24 | 1984-05-24 | ブリンク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105258A JPS60247690A (ja) | 1984-05-24 | 1984-05-24 | ブリンク制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247690A true JPS60247690A (ja) | 1985-12-07 |
| JPH0562345B2 JPH0562345B2 (ja) | 1993-09-08 |
Family
ID=14402625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105258A Granted JPS60247690A (ja) | 1984-05-24 | 1984-05-24 | ブリンク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247690A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363089A (ja) * | 1986-09-03 | 1988-03-19 | 工業技術院長 | 強調表示装置 |
| JPS6349595U (ja) * | 1986-09-18 | 1988-04-04 | ||
| JPS6392995A (ja) * | 1986-10-08 | 1988-04-23 | セイコーインスツルメンツ株式会社 | デイスプレイ用ルツクアツプテ−ブルバツフア装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5217729A (en) * | 1975-07-31 | 1977-02-09 | Toyo Commun Equip Co Ltd | Flicker display system |
| JPS5876883A (ja) * | 1981-10-30 | 1983-05-10 | 富士通株式会社 | 画像表示装置 |
-
1984
- 1984-05-24 JP JP59105258A patent/JPS60247690A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5217729A (en) * | 1975-07-31 | 1977-02-09 | Toyo Commun Equip Co Ltd | Flicker display system |
| JPS5876883A (ja) * | 1981-10-30 | 1983-05-10 | 富士通株式会社 | 画像表示装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363089A (ja) * | 1986-09-03 | 1988-03-19 | 工業技術院長 | 強調表示装置 |
| JPS6349595U (ja) * | 1986-09-18 | 1988-04-04 | ||
| JPS6392995A (ja) * | 1986-10-08 | 1988-04-23 | セイコーインスツルメンツ株式会社 | デイスプレイ用ルツクアツプテ−ブルバツフア装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562345B2 (ja) | 1993-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |