JPS60245007A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS60245007A JPS60245007A JP10125284A JP10125284A JPS60245007A JP S60245007 A JPS60245007 A JP S60245007A JP 10125284 A JP10125284 A JP 10125284A JP 10125284 A JP10125284 A JP 10125284A JP S60245007 A JPS60245007 A JP S60245007A
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- mos
- gate
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- circuit
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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- Physics & Mathematics (AREA)
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＰチャネル形絶縁ゲート電界効果トランジス
タ（以下Ｐ−ＭＯ８）ランジスタと記す）とＮチャネル
形絶縁ゲート電界効果トランジスタ（以下Ｎ−ＭＯ８）
ランジスタと記す）とからなる相補形絶縁ゲート電界効
果トランジスタ（以下Ｃ−ＭＯ８）ランジスタと記す）
を用いた基準電圧発生回路に関するものである。
タ（以下Ｐ−ＭＯ８）ランジスタと記す）とＮチャネル
形絶縁ゲート電界効果トランジスタ（以下Ｎ−ＭＯ８）
ランジスタと記す）とからなる相補形絶縁ゲート電界効
果トランジスタ（以下Ｃ−ＭＯ８）ランジスタと記す）
を用いた基準電圧発生回路に関するものである。
第１図は従来の基準電圧発生回路を示す回路図である。
。同図において、１はソースが接地ＶＤＤに接続された
第１のＰ −ＭＯＳ ）ランジスタ、２はドレインがこ
の第１のＰ−ＭＯＳトランジスタ１のドレインに接続さ
れ、ソースが負電源Ｖ５１８に接続された第２ＯＮ−ｙ
ＩＤＳ）ランジスタ、３は一端が接地ＶＤＤに接続され
た抵抗、４はソースがこの抵抗３の他端に接続され、ゲ
ートが上記第１のＰ−ＭＯＳトランジスタ１のゲートお
よびドレインに接続された第３のＰ−ＭＯＳ）ランジス
タ、５はドレインおよびゲートが接続されたのち、上記
第２ＯＮ−ＭＯＳ）ランジスタ２のゲートおよび第３の
Ｐ −ＭＯＳ）ランジスタ４のドレインに接続され、ソ
ースが負電源Ｖ８８に接続された第４のＮ−ＭＯＳ）ラ
ンジスタである。
第１のＰ −ＭＯＳ ）ランジスタ、２はドレインがこ
の第１のＰ−ＭＯＳトランジスタ１のドレインに接続さ
れ、ソースが負電源Ｖ５１８に接続された第２ＯＮ−ｙ
ＩＤＳ）ランジスタ、３は一端が接地ＶＤＤに接続され
た抵抗、４はソースがこの抵抗３の他端に接続され、ゲ
ートが上記第１のＰ−ＭＯＳトランジスタ１のゲートお
よびドレインに接続された第３のＰ−ＭＯＳ）ランジス
タ、５はドレインおよびゲートが接続されたのち、上記
第２ＯＮ−ＭＯＳ）ランジスタ２のゲートおよび第３の
Ｐ −ＭＯＳ）ランジスタ４のドレインに接続され、ソ
ースが負電源Ｖ８８に接続された第４のＮ−ＭＯＳ）ラ
ンジスタである。
力お、第１のＰ−ＭＯＳ）ランジスタ１と第２のＮ−Ｍ
ＯＳ）ランジスタ２とは直列に接続され、接地ＶＤＤと
負電源Ｖ８８との間に接続されて直列回路を構成する。
ＯＳ）ランジスタ２とは直列に接続され、接地ＶＤＤと
負電源Ｖ８８との間に接続されて直列回路を構成する。
同様に、抵抗３．第３のＰ−ＭＯＳ）ランジスタ４およ
び第４のＮ−ＭＯＳ）ランジスタ５は直列に接続され、
接地ＶＤＤと負電源Ｖ８ｇとの間に接続されて直列回路
を構成する。また、第１のＰ−ＭＯＳ）ランジスタ１の
ドレインおよびゲート、第２のＮ−ＭＯＳ）ランジスタ
２のドレインおよび第３０Ｐ −ＭＯＳ ）ランジスタ
４のゲートが共通に接続された接続点を１０１とし、抵
抗３の他端と第３のＰ−ＭＯＳ）ランジスタ４のソース
が接続された接続点を１０２とし、第２ＯＮ −ＭＯＳ
）ランジスタ２のゲートと第４のＮ−ＭＯＳ）ランジ
スタ５のドレインおよびゲートが共通に接続された接続
点を１０３とする。まだ、第１のＰ−ＭＯＳ）ランジス
タ１と第３のＰ−ＭＯＳ）ランジスタは形状（長さ１幅
）が同じで、しきい電圧値の絶対値は第１のＰ−ＭＯＳ
）ランジスタ１のほうが、第３のＰ−ＭＯＳ ）ランジ
スタ４よシ大きい。また、第２ＯＮ −ＭＯＳ ）ラン
ジスタ２と第４のＮ−ＭＯＳ）ランジスタ５とは形状も
、しきい電圧値も同じである。
び第４のＮ−ＭＯＳ）ランジスタ５は直列に接続され、
接地ＶＤＤと負電源Ｖ８ｇとの間に接続されて直列回路
を構成する。また、第１のＰ−ＭＯＳ）ランジスタ１の
ドレインおよびゲート、第２のＮ−ＭＯＳ）ランジスタ
２のドレインおよび第３０Ｐ −ＭＯＳ ）ランジスタ
４のゲートが共通に接続された接続点を１０１とし、抵
抗３の他端と第３のＰ−ＭＯＳ）ランジスタ４のソース
が接続された接続点を１０２とし、第２ＯＮ −ＭＯＳ
）ランジスタ２のゲートと第４のＮ−ＭＯＳ）ランジ
スタ５のドレインおよびゲートが共通に接続された接続
点を１０３とする。まだ、第１のＰ−ＭＯＳ）ランジス
タ１と第３のＰ−ＭＯＳ）ランジスタは形状（長さ１幅
）が同じで、しきい電圧値の絶対値は第１のＰ−ＭＯＳ
）ランジスタ１のほうが、第３のＰ−ＭＯＳ ）ランジ
スタ４よシ大きい。また、第２ＯＮ −ＭＯＳ ）ラン
ジスタ２と第４のＮ−ＭＯＳ）ランジスタ５とは形状も
、しきい電圧値も同じである。
次に上記構成による基準電圧発生回路の動作について説
明する。まず、第２ＯＮ−ＭＯＳ）ランジスタ２と第４
ＯＮ−ＭＯＳ）ランジスタ５がカレントミラー回路を構
成しているので、第１のＰ −ＭＯＳトランジスタ１と
第３のＰ−ＭＯＳ）ランジスタ４を流れる電流値線等し
い。さらに、第１のＰ−ＭＯＳ ）ランジスタ１と第゛
３のＰ−ＭＯＳ）ランジスタ４の形状が等しく、ゲート
が共通なので、この電流値工◎は第１０Ｐ−ＭＯＳ）ラ
ンジスタ１と第３のＰ−ＭＯＳ）ランジスタ４の各しき
い電圧値の絶対値ＩＶＴＨＰＩ ｌ ｌ Ｉ ＶＴＨＰ
２１ Ｆ）差管抵抗３ ｏ抵抗値Ｒｏで割った値となる
。
明する。まず、第２ＯＮ−ＭＯＳ）ランジスタ２と第４
ＯＮ−ＭＯＳ）ランジスタ５がカレントミラー回路を構
成しているので、第１のＰ −ＭＯＳトランジスタ１と
第３のＰ−ＭＯＳ）ランジスタ４を流れる電流値線等し
い。さらに、第１のＰ−ＭＯＳ ）ランジスタ１と第゛
３のＰ−ＭＯＳ）ランジスタ４の形状が等しく、ゲート
が共通なので、この電流値工◎は第１０Ｐ−ＭＯＳ）ラ
ンジスタ１と第３のＰ−ＭＯＳ）ランジスタ４の各しき
い電圧値の絶対値ＩＶＴＨＰＩ ｌ ｌ Ｉ ＶＴＨＰ
２１ Ｆ）差管抵抗３ ｏ抵抗値Ｒｏで割った値となる
。
Ｉ ｏ ＝ （ＩＶＴＨＩ ｌ−ＩＶＴＩＩＰ２１）／
Ｒｏ （１）この（１）式かられかるように、電流値Ｉ
Ｏは負電源電圧に依存せず、一定である。そして、接続
点１０２には負電源電圧に依存しない基準電圧Ｖ１０２
が発生し、負電圧電源との関係を第２図に示す。
Ｒｏ （１）この（１）式かられかるように、電流値Ｉ
Ｏは負電源電圧に依存せず、一定である。そして、接続
点１０２には負電源電圧に依存しない基準電圧Ｖ１０２
が発生し、負電圧電源との関係を第２図に示す。
Ｖｌｏｚ＝（１ｖＴｎｐｔｌ １ＶＴＨＰ２１） （２
）また、接続点１０１，１０３に発生する電圧ｖ１０１
＋Ｖ１０３と負電圧電源との関係を含めて、第２図に示
すととができる。
）また、接続点１０１，１０３に発生する電圧ｖ１０１
＋Ｖ１０３と負電圧電源との関係を含めて、第２図に示
すととができる。
しかしながら、従来の基準電圧発生回路はＰ−ＭＯＳ
）ランジスタまたはＮ−ＭＯＳ）ランジスタのしきい値
電圧を２種類作る必要があるため、ウェハ・プロセスが
複雑となシ、工期が長くなるなどの欠点があった。
）ランジスタまたはＮ−ＭＯＳ）ランジスタのしきい値
電圧を２種類作る必要があるため、ウェハ・プロセスが
複雑となシ、工期が長くなるなどの欠点があった。
したがって、との発明の目的は、Ｐ −ＭＯＳ ）ラン
ジスタまたｌｉＮ−ＭＯｆ！！ ）ランジスタのしきい
電圧値が各々１種だけで構成できる基準電圧発生回路を
提供するものである。
ジスタまたｌｉＮ−ＭＯｆ！！ ）ランジスタのしきい
電圧値が各々１種だけで構成できる基準電圧発生回路を
提供するものである。
このような目的を達成するためにこの発明は、第１導電
形の第１〜第Ｎのトランジスタ、第１導電形の第Ｎ＋１
のトランジスタおよび第２導電形の第Ｎ＋２のトランジ
スタが直列に接続されるとともに、第１の電位と第２の
電位との間に接続された第１の直列回路と、抵抗体、第
１導電形の第Ｎ＋３のトランジスタおよび第２導電形の
第Ｎ＋４のトランジスタが直列に接続されるとともに、
上記第１の電位と第２の電位との間に接続された第２の
直列回路とを備え、上記第１〜第Ｎの各トランジスタは
ゲートとドレインが接続され、上記第Ｎ＋１のトランジ
スタはゲートが上記第Ｎ＋３のトランジスタのゲートに
接続されるとともに、一方の直列回路に属する第Ｎ＋１
もしくは第Ｎ＋３のトランジスタのドレインに接続され
、上記第Ｎ＋２のトランジスタはゲートが上記第Ｎ＋４
のトランジスタのゲートに接続されるとともに、他方の
直列回路に属する第Ｎ＋４もしくは第Ｎ＋２のトランジ
スタのドレインに接続されたものであル、以下実施例を
用いて詳細に説明する。
形の第１〜第Ｎのトランジスタ、第１導電形の第Ｎ＋１
のトランジスタおよび第２導電形の第Ｎ＋２のトランジ
スタが直列に接続されるとともに、第１の電位と第２の
電位との間に接続された第１の直列回路と、抵抗体、第
１導電形の第Ｎ＋３のトランジスタおよび第２導電形の
第Ｎ＋４のトランジスタが直列に接続されるとともに、
上記第１の電位と第２の電位との間に接続された第２の
直列回路とを備え、上記第１〜第Ｎの各トランジスタは
ゲートとドレインが接続され、上記第Ｎ＋１のトランジ
スタはゲートが上記第Ｎ＋３のトランジスタのゲートに
接続されるとともに、一方の直列回路に属する第Ｎ＋１
もしくは第Ｎ＋３のトランジスタのドレインに接続され
、上記第Ｎ＋２のトランジスタはゲートが上記第Ｎ＋４
のトランジスタのゲートに接続されるとともに、他方の
直列回路に属する第Ｎ＋４もしくは第Ｎ＋２のトランジ
スタのドレインに接続されたものであル、以下実施例を
用いて詳細に説明する。
第３図はこの発明に係る基準電圧発生回路の一実施例を
示す回路図である。同図において、６はソースが接地Ｖ
ＤＤに接続され、ゲートおよびドレインが接続点１０４
に接続された第Ｎ（ただし、この実施例ではＮ＝１とす
る）のＰ−ＭＯＳ）ランジスタ、７はソースがこの接続
点１０４に接続され、ゲートおよびドレインが接続点１
０１に接続された第Ｎ＋１のＰ−ＭＯＳ）ランジスタ、
８はドレインが接続点１０１に接続され、ゲートが接続
点１０３に接続され、ソースが負電源Ｖ８１３に接続さ
れた第Ｎ＋２のＮ−ＭＯＳ）ランジスタ、９は一端が接
地ｖＤＤに接続され、他端が接続点１０２に接続された
抵抗、１０はソースが接続点１０２に接続され、ゲート
が接続点１０１に接続され、ドレインが接続点１０３に
接続された第Ｎ＋３のＰ −ＭＯＳ ）ランジスタ、１
１はドレインおよびゲートが接続点１０３に接続され、
ソースが負電源Ｖ８８に接続された第Ｎ＋４のＮ−ＭＯ
Ｓ）ランジスタである。
示す回路図である。同図において、６はソースが接地Ｖ
ＤＤに接続され、ゲートおよびドレインが接続点１０４
に接続された第Ｎ（ただし、この実施例ではＮ＝１とす
る）のＰ−ＭＯＳ）ランジスタ、７はソースがこの接続
点１０４に接続され、ゲートおよびドレインが接続点１
０１に接続された第Ｎ＋１のＰ−ＭＯＳ）ランジスタ、
８はドレインが接続点１０１に接続され、ゲートが接続
点１０３に接続され、ソースが負電源Ｖ８１３に接続さ
れた第Ｎ＋２のＮ−ＭＯＳ）ランジスタ、９は一端が接
地ｖＤＤに接続され、他端が接続点１０２に接続された
抵抗、１０はソースが接続点１０２に接続され、ゲート
が接続点１０１に接続され、ドレインが接続点１０３に
接続された第Ｎ＋３のＰ −ＭＯＳ ）ランジスタ、１
１はドレインおよびゲートが接続点１０３に接続され、
ソースが負電源Ｖ８８に接続された第Ｎ＋４のＮ−ＭＯ
Ｓ）ランジスタである。
なお、上記第ＮのＰ−ＭＯＳ）ランジスタロ、第Ｎ＋１
のＰ−ＭＯＳ）ランジスタフおよび第Ｎ＋２のＮ−ＭＯ
Ｓ）ランジスタ８が直列に接続された第１の直列回路を
構成する。また、上記抵抗９．第Ｎ＋３のＰ −ＭＯＳ
）ランジスタ１０および第Ｎ＋４のＮ−ＭＯＳトラン
ジスタ１１が直列に接続されて第２の直列回路を構成す
る。また第ＮのＰ −ＭＯＳトランジスタ６、第Ｎ＋１
のＰ−ＭＯＳ）ランジスタフおよび第Ｎ＋３のＰ−ＭＯ
Ｓ）ランジスタ１０は形状（長さ１幅）も、しきい電圧
値の絶対値も同じである。また、第Ｎ＋２ＯＮ −ＭＯ
Ｓ ）ランジスタ８および第Ｎ＋５のＮ−ＭＯＳ）ラン
ジスタ１１は形状（長さ１幅）も、しきい電圧値の絶対
値も同じである。
のＰ−ＭＯＳ）ランジスタフおよび第Ｎ＋２のＮ−ＭＯ
Ｓ）ランジスタ８が直列に接続された第１の直列回路を
構成する。また、上記抵抗９．第Ｎ＋３のＰ −ＭＯＳ
）ランジスタ１０および第Ｎ＋４のＮ−ＭＯＳトラン
ジスタ１１が直列に接続されて第２の直列回路を構成す
る。また第ＮのＰ −ＭＯＳトランジスタ６、第Ｎ＋１
のＰ−ＭＯＳ）ランジスタフおよび第Ｎ＋３のＰ−ＭＯ
Ｓ）ランジスタ１０は形状（長さ１幅）も、しきい電圧
値の絶対値も同じである。また、第Ｎ＋２ＯＮ −ＭＯ
Ｓ ）ランジスタ８および第Ｎ＋５のＮ−ＭＯＳ）ラン
ジスタ１１は形状（長さ１幅）も、しきい電圧値の絶対
値も同じである。
次に、上記構成による基準電圧発生回路の動作について
説明する。まず、第Ｎ＋２のＮ−ＭＯＳ）ランジスタ８
と第Ｎ＋４のＮ−ＭＯＳ）ランジスタ１１がカレントミ
ラー回路を構成しているので、第Ｎ＋１０Ｐ−ＭＯＳ）
ランジスタフ、第Ｎ＋３のＰ −ＭＯＳ ）うｙラスタ
１０．第ＮのＰ−ＭＯＳ）ランジスタロを流れる電流値
は等しい。また、第Ｎ＋１のＰ−ＭＯＳ）ランジスタＴ
、第Ｎ＋３のＰ−ＭＯＳ ）ランジスタ１０および第Ｎ
のＰ−ＭＯＳ）ランジスタロは形状およびしきい電圧値
が等しいので、第ＮのＰ−ＭＯＳ）ランジスタロのゲー
ト・ソース電圧をｖＧｓｅとすると、電流値ＩＯは下記
（３）式％式％ （３） また、ＶＧ８６ は抵抗９の両端の電位差に等しい。
説明する。まず、第Ｎ＋２のＮ−ＭＯＳ）ランジスタ８
と第Ｎ＋４のＮ−ＭＯＳ）ランジスタ１１がカレントミ
ラー回路を構成しているので、第Ｎ＋１０Ｐ−ＭＯＳ）
ランジスタフ、第Ｎ＋３のＰ −ＭＯＳ ）うｙラスタ
１０．第ＮのＰ−ＭＯＳ）ランジスタロを流れる電流値
は等しい。また、第Ｎ＋１のＰ−ＭＯＳ）ランジスタＴ
、第Ｎ＋３のＰ−ＭＯＳ ）ランジスタ１０および第Ｎ
のＰ−ＭＯＳ）ランジスタロは形状およびしきい電圧値
が等しいので、第ＮのＰ−ＭＯＳ）ランジスタロのゲー
ト・ソース電圧をｖＧｓｅとすると、電流値ＩＯは下記
（３）式％式％ （３） また、ＶＧ８６ は抵抗９の両端の電位差に等しい。
Ｖａｓｅ ＝Ｉ ｏ Ｒ（４）
この（３）式および（４）式よシ、Ｉ、は負電源電圧に
依存しない値で１）、接続点１０２ 、１０４の電圧Ｖ
１０２１Ｖ１０４も負電源電圧に依存しない値となる。
依存しない値で１）、接続点１０２ 、１０４の電圧Ｖ
１０２１Ｖ１０４も負電源電圧に依存しない値となる。
また、接続点１０１ 、１０３に発生する電圧ＶＩＯＩ
Ｉ Ｖ２Ｏ３と負電源電圧との関係を含めて、第４図
に示すことができる。
Ｉ Ｖ２Ｏ３と負電源電圧との関係を含めて、第４図
に示すことができる。
とこで、Ｐ −ＭＯＳ ）ランジスタＴのゲートは接続
点１０３に接続することもでき、またＮ−ＭＯＳ）ラン
ジスタ８のゲートは接続点１０１に接続することもでき
る。
点１０３に接続することもでき、またＮ−ＭＯＳ）ラン
ジスタ８のゲートは接続点１０１に接続することもでき
る。
なお、上記の実施例で祉第１の電位を接地’ＤＤ＋第２
の電位を負電源ＶＳＳ ｌ第１導電形のトランジスタな
Ｐ−ＭＯＳ）ランジスタ、第２導電形のトランジスタを
Ｎ−ＭＯＳ）ランジスタとして構成した基準電圧発生回
路について述べたが、第１の電位を接地ｖｓｓ ｌ第２
の電位を正電源ｖｎｎ ｌ第１導電形のトランジスタを
Ｎ −ＭＯＳ ） ９ンジスタ、第２導電形のトランジ
スタをＰ−ＭＯＳ）ランジスタとすれば第５図に示す基
準電圧発生回路を構成することができる。すなわち、第
５図はこの発明に係る基準電圧発生回路の他の実施例を
示す回路図である。同図において、１２は第ＮのＮ−Ｍ
ＯＳ）ランジスタ、１３は第Ｎ＋１のＮ−ＭＯＳ）ラン
ジスタ、１４は第Ｎ＋２のＰ−ＭＯＳ）ランジスタ、１
５は抵抗、１６は第Ｎ＋３のＮ−ＭＯＳ）ランジスタ、
１Ｔは第Ｎ＋４のＰ−ＭＯＳトヲンジスタ、２０１〜２
０４は接続点である。
の電位を負電源ＶＳＳ ｌ第１導電形のトランジスタな
Ｐ−ＭＯＳ）ランジスタ、第２導電形のトランジスタを
Ｎ−ＭＯＳ）ランジスタとして構成した基準電圧発生回
路について述べたが、第１の電位を接地ｖｓｓ ｌ第２
の電位を正電源ｖｎｎ ｌ第１導電形のトランジスタを
Ｎ −ＭＯＳ ） ９ンジスタ、第２導電形のトランジ
スタをＰ−ＭＯＳ）ランジスタとすれば第５図に示す基
準電圧発生回路を構成することができる。すなわち、第
５図はこの発明に係る基準電圧発生回路の他の実施例を
示す回路図である。同図において、１２は第ＮのＮ−Ｍ
ＯＳ）ランジスタ、１３は第Ｎ＋１のＮ−ＭＯＳ）ラン
ジスタ、１４は第Ｎ＋２のＰ−ＭＯＳ）ランジスタ、１
５は抵抗、１６は第Ｎ＋３のＮ−ＭＯＳ）ランジスタ、
１Ｔは第Ｎ＋４のＰ−ＭＯＳトヲンジスタ、２０１〜２
０４は接続点である。
なお、動作については第３図に示す基準電圧発生回路と
同様に動作することはもちろんであるが、接地ＶＳＳを
基準として正電源ｖｎｎに、よらない基準電圧を発生す
ることができる。この場合も、ｐ −ＭＯＳ−）ランジ
スタ、Ｎ−ＭＯ８）９ンジスタのしきい電圧値が各々１
種類だけで基準電圧を発生できることはもちろんである
。また、以上はＮ＝１の場合について説明したが、Ｎ＝
２．３．・・・・とじて回路を構成してもよい仁とはも
ちろんでおる。
同様に動作することはもちろんであるが、接地ＶＳＳを
基準として正電源ｖｎｎに、よらない基準電圧を発生す
ることができる。この場合も、ｐ −ＭＯＳ−）ランジ
スタ、Ｎ−ＭＯ８）９ンジスタのしきい電圧値が各々１
種類だけで基準電圧を発生できることはもちろんである
。また、以上はＮ＝１の場合について説明したが、Ｎ＝
２．３．・・・・とじて回路を構成してもよい仁とはも
ちろんでおる。
以上詳細に説明したように、この発明に係る基準電圧発
生回路によればＰ−ＭＯＳ）ランジスタ。
生回路によればＰ−ＭＯＳ）ランジスタ。
Ｎ−ＭＯＳ）ランジスタのしきい電圧値が各々１種類だ
けで構成することができるので、ウェハプロセスが簡単
になシ、工期も短かくなるなどの効果がある。
けで構成することができるので、ウェハプロセスが簡単
になシ、工期も短かくなるなどの効果がある。
第１図は従来の基準電圧発生回路を示す回路図、第２図
は第１図の負電源電圧−基準電圧特性を示す図、第３図
はとの発明に係る基準電圧発生回路の一実施例を示す図
、第４図祉第３図の負電源電圧−基準電圧特性を示す図
、第５図はこの発明に係る基準電圧発生回路の他の実施
例を示す図であ１・・・・第１のＰ−ＭＯＳ）ランジス
タ、２−・・・第２のＮ−ＭＯＳ）ランジスタ、３・・
・・抵抗、４・・・・第３のＰ−ＭＯＳ）ランジスタ、
５・・・・第４のＮ−ｍｏｓ）ランジスタ、６・・・會
第ＮのＰ −ＭＯＳ ） ２ンジスタ、７・・・Φ第Ｎ
＋１のＰ−ＭＯＳ）ランジスタ、８・・拳働第Ｎ＋２Ｏ
Ｎ−ＭＯ８）ランジスタ、９・・・・抵抗、１０・＠噛
・第疲＋３のＰ −ＭＯＳ ）ランジスタ、１１・・−
・第Ｎ＋４ＯＮ−ＭＯＳ）ランジスタ、１２・・・・第
ＮのＮ−ＭＯＳ）ランジスタ、１３第Ｎ＋１のＮ−ＭＯ
Ｓ）ランジスタ、１４・・−・第Ｎ＋２のＰ−ＭＯＳ）
ランジスタ、１５＠・惨・抵抗、１６・・・・第Ｎ＋３
のＮ−ＭＯＳ）ランジスタ、１０１〜１０４ 、２０１
〜２０４拳拳・・接続点。 まお、図中、同一番号は同一または相当部分を示す。 代理人大岩増雄 手続補正τ９（９）２１ 昭和 年 月 日 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 ＋１） 明細書第５頁第２行のｒｌＶｙｏ＋ｌＪをｒ
ｌ ＶＴＭＩＰ Ｉ Ｊと補正する。 （２） 同書第１２頁第１３行〜第１４行のｒＮ−ＭＯ
Ｓトランジスタ、」の後にｒ１７・・・・第Ｎ＋４のＰ
−ＭＯＳ）ランジスタ、」を加入する。 以上
は第１図の負電源電圧−基準電圧特性を示す図、第３図
はとの発明に係る基準電圧発生回路の一実施例を示す図
、第４図祉第３図の負電源電圧−基準電圧特性を示す図
、第５図はこの発明に係る基準電圧発生回路の他の実施
例を示す図であ１・・・・第１のＰ−ＭＯＳ）ランジス
タ、２−・・・第２のＮ−ＭＯＳ）ランジスタ、３・・
・・抵抗、４・・・・第３のＰ−ＭＯＳ）ランジスタ、
５・・・・第４のＮ−ｍｏｓ）ランジスタ、６・・・會
第ＮのＰ −ＭＯＳ ） ２ンジスタ、７・・・Φ第Ｎ
＋１のＰ−ＭＯＳ）ランジスタ、８・・拳働第Ｎ＋２Ｏ
Ｎ−ＭＯ８）ランジスタ、９・・・・抵抗、１０・＠噛
・第疲＋３のＰ −ＭＯＳ ）ランジスタ、１１・・−
・第Ｎ＋４ＯＮ−ＭＯＳ）ランジスタ、１２・・・・第
ＮのＮ−ＭＯＳ）ランジスタ、１３第Ｎ＋１のＮ−ＭＯ
Ｓ）ランジスタ、１４・・−・第Ｎ＋２のＰ−ＭＯＳ）
ランジスタ、１５＠・惨・抵抗、１６・・・・第Ｎ＋３
のＮ−ＭＯＳ）ランジスタ、１０１〜１０４ 、２０１
〜２０４拳拳・・接続点。 まお、図中、同一番号は同一または相当部分を示す。 代理人大岩増雄 手続補正τ９（９）２１ 昭和 年 月 日 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 ＋１） 明細書第５頁第２行のｒｌＶｙｏ＋ｌＪをｒ
ｌ ＶＴＭＩＰ Ｉ Ｊと補正する。 （２） 同書第１２頁第１３行〜第１４行のｒＮ−ＭＯ
Ｓトランジスタ、」の後にｒ１７・・・・第Ｎ＋４のＰ
−ＭＯＳ）ランジスタ、」を加入する。 以上
Claims (1)
- 第１導電形の第１〜第Ｎのトランジスタ、第１導電形の
第Ｎ＋１のトランジスタおよび第２導電形の第Ｎ＋２の
トランジスタが直列に接続されるとともに、第１の電位
と第２の電位との間に接続された第１の直列回路と、抵
抗体、第１導電形のｇＮ＋３のトランジスタおよび第２
導電形の第Ｎ＋４の、トランジスタが直列に接続される
とともに、上記第１の電位と第２の電位との間に接続さ
れた第２の直列回路とを備え、上記第１〜第Ｎの各トラ
ンジスタはゲートとドレインが接続され、上記第Ｎ＋１
のトランジスタはゲートが上記第Ｎ＋３のトランジスタ
のゲートに接続されるとともに、第Ｎ＋１もしくは第Ｎ
＋３のトランジスタのドレインに接続され、上記第Ｎ＋
２のトランジスタはゲートが上記第Ｎ＋４のトランジス
タのゲートに接続されるとともに、第Ｎ＋４もしくは第
Ｎ＋２のトランジスタのドレインに接続されたことを特
徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125284A JPS60245007A (ja) | 1984-05-18 | 1984-05-18 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125284A JPS60245007A (ja) | 1984-05-18 | 1984-05-18 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245007A true JPS60245007A (ja) | 1985-12-04 |
Family
ID=14295721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10125284A Pending JPS60245007A (ja) | 1984-05-18 | 1984-05-18 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245007A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769589A (en) * | 1987-11-04 | 1988-09-06 | Teledyne Industries, Inc. | Low-voltage, temperature compensated constant current and voltage reference circuit |
| US5083079A (en) * | 1989-05-09 | 1992-01-21 | Advanced Micro Devices, Inc. | Current regulator, threshold voltage generator |
| JPH05181553A (ja) * | 1991-09-24 | 1993-07-23 | Mitsubishi Electric Corp | 基準電圧発生回路 |
-
1984
- 1984-05-18 JP JP10125284A patent/JPS60245007A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769589A (en) * | 1987-11-04 | 1988-09-06 | Teledyne Industries, Inc. | Low-voltage, temperature compensated constant current and voltage reference circuit |
| US5083079A (en) * | 1989-05-09 | 1992-01-21 | Advanced Micro Devices, Inc. | Current regulator, threshold voltage generator |
| JPH05181553A (ja) * | 1991-09-24 | 1993-07-23 | Mitsubishi Electric Corp | 基準電圧発生回路 |
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