JPS6024374A - 非晶質半導体の成膜装置 - Google Patents
非晶質半導体の成膜装置Info
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- JPS6024374A JPS6024374A JP13021783A JP13021783A JPS6024374A JP S6024374 A JPS6024374 A JP S6024374A JP 13021783 A JP13021783 A JP 13021783A JP 13021783 A JP13021783 A JP 13021783A JP S6024374 A JPS6024374 A JP S6024374A
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- JP
- Japan
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- reaction vessel
- electrode
- dust
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- Pending
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-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
- C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
- C23C16/517—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using a combination of discharges covered by two or more of groups C23C16/503 - C23C16/515
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、非晶質半導体膜を形成する非晶質半導体の成
膜装置に関する。
膜装置に関する。
一般に非晶質半導体膜の形成方法としては、高周波グロ
ー放電分解法、反応性スパッタリング法、ＣＶＤ法等が
用いられている。これらの方法を用いて、非晶質半導体
膜の形成を行う際、成膜用導電性基板上に、テリ、ホコ
リ、非晶負半４￥体の微粉末、小破片等が付着してしま
うことがある。
ー放電分解法、反応性スパッタリング法、ＣＶＤ法等が
用いられている。これらの方法を用いて、非晶質半導体
膜の形成を行う際、成膜用導電性基板上に、テリ、ホコ
リ、非晶負半４￥体の微粉末、小破片等が付着してしま
うことがある。
従来、チリ、ホコリなどが成膜用導電性基板上に付着し
ないようにするｉ辷めには、反応容器内を洗浄したり、
反応容器をクリーンルームに入れる等の方法があるがす
てに成膜用導電性基板上に付着したテリ、ホコリを取り
除く方法はなかった。また、反応容器内壁等に付着した
非晶質半導体を取り除く作業としては、やすりで削る方
法、酸、アルカリなどによる化学的処理法、ＣＦ４エツ
チング法等が行なわれてきだ。
ないようにするｉ辷めには、反応容器内を洗浄したり、
反応容器をクリーンルームに入れる等の方法があるがす
てに成膜用導電性基板上に付着したテリ、ホコリを取り
除く方法はなかった。また、反応容器内壁等に付着した
非晶質半導体を取り除く作業としては、やすりで削る方
法、酸、アルカリなどによる化学的処理法、ＣＦ４エツ
チング法等が行なわれてきだ。
しかし、これらの作業により反応容器内を清浄にしても
、反応容器内の狭い部分、カス＝入管内部、市極表面に
は、少なからず、テリ、ホコ１ハ非晶質半りラ：体の微
粉末、小破片等が存在する。また何回も成膜を行うと、
反応容器内壁、１に極表面等に、非晶質半導体が付着し
、これがはがれて反応容器内に堆積してしまう。そこで
反応容器内を高真空に排気する段階で、これら非晶質半
導体が基板表面に堆積してしまうことになる。このよう
に、成１摸用導電性基板上に、テリ、ホコＶ＋のゴミや
非晶質半導体の微粉末、小破片等が堆積した状態で、非
晶質半導体を成膜すると、これらがピンホールの原因と
なり、長時間、ピンホールを封する非晶質半４体を使−
用すると、リークが生じ、′−圧を印加するとショート
してしまうということが起こる。
、反応容器内の狭い部分、カス＝入管内部、市極表面に
は、少なからず、テリ、ホコ１ハ非晶質半りラ：体の微
粉末、小破片等が存在する。また何回も成膜を行うと、
反応容器内壁、１に極表面等に、非晶質半導体が付着し
、これがはがれて反応容器内に堆積してしまう。そこで
反応容器内を高真空に排気する段階で、これら非晶質半
導体が基板表面に堆積してしまうことになる。このよう
に、成１摸用導電性基板上に、テリ、ホコＶ＋のゴミや
非晶質半導体の微粉末、小破片等が堆積した状態で、非
晶質半導体を成膜すると、これらがピンホールの原因と
なり、長時間、ピンホールを封する非晶質半４体を使−
用すると、リークが生じ、′−圧を印加するとショート
してしまうということが起こる。
特にアモルファス・シリコンの場合、大面積化が可能で
ある反面、これらチリ、ホコリ、非晶質半導体の微粉末
、小破片等の刺着′＄ｌＪによりピンホールが生じる確
率も大面積化に比例して高くなるため、成膜段階で、ピ
ンホールによる欠陥を極力低減させることが、非常に重
要になるＯ 〔発明の目的〕 本発明は、上記事情にもとづいてなされたもので、反応
容器内に具備された成膜用導電性基板上に付着したテリ
、ホコリ、非晶質半導体の微粉末′、小破片等がすみや
かに除去されることを可能にした非晶質半導体の成膜装
置を提供することを目自勺とする。
ある反面、これらチリ、ホコリ、非晶質半導体の微粉末
、小破片等の刺着′＄ｌＪによりピンホールが生じる確
率も大面積化に比例して高くなるため、成膜段階で、ピ
ンホールによる欠陥を極力低減させることが、非常に重
要になるＯ 〔発明の目的〕 本発明は、上記事情にもとづいてなされたもので、反応
容器内に具備された成膜用導電性基板上に付着したテリ
、ホコリ、非晶質半導体の微粉末′、小破片等がすみや
かに除去されることを可能にした非晶質半導体の成膜装
置を提供することを目自勺とする。
本発明は、上記目的を達成するだめに、非晶質半導体の
成）ｉＡを行う前に、反応容器内を高真空に排気する段
階で、成膜用導電性基板に直流′電源により屯田を印加
すると共に、は力印加用電極にプラズマ放電分解を行う
だめの周波数より低い周波数を有する′上圧を印加（〜
、導電性基板上のテリ、ホコリ、非晶質半導体の微粉末
、小破片等を除去するようにした成、・：実装置である
。
成）ｉＡを行う前に、反応容器内を高真空に排気する段
階で、成膜用導電性基板に直流′電源により屯田を印加
すると共に、は力印加用電極にプラズマ放電分解を行う
だめの周波数より低い周波数を有する′上圧を印加（〜
、導電性基板上のテリ、ホコリ、非晶質半導体の微粉末
、小破片等を除去するようにした成、・：実装置である
。
以下、本発明を図示の一実施例を穆照しながら説明する
。
。
第１図は、本発明の一実施例による成膜裟１覚の概略構
成図である。反応容器１の内部には、電力印加用電極２
と、これに対向して、上部に熱伝導性絶縁物９を具備す
るアースされた支持台１０と、ざらに、この支持台１０
の上部に成膜用導電性基板８、下部にヒーター１１とが
設けられている。電力印加用電極２は、反応容器１とは
絶、課物３で絶縁され、反応容器１の外部で、周波数切
替回路４を片し電力を供給するために、プラズマ放電分
解を行うだめの周波数（１３，５６ＭＨｚ ）を有すル
Ｍ １０） １１ｊ： ４ｉｉ ６ ト、ソノ周波数よ
り低い周ｅ数（１０ｆ（ｚ）を・Ｈする第２の電源７に
接続されている。また第１の電源６は周波数切替回路４
を介して、心力のマツチングのだめに、ＬＣ回路からな
るマツチングボックス５と接続されている。成膜用導電
性基板８は反応容器ｌとは絶縁物３で絶ポλされ、反応
容器１の外部に設備されたバイアス印加用直流電源１２
に接続されている０１３はガス導入口であり、拡散ポン
プにより−１−、ｊｌＰ気系１５で反応容器１の内部を
真空にし、成膜中は、メカニカルブースターポンプによ
り排気系１４から排気を行う。
成図である。反応容器１の内部には、電力印加用電極２
と、これに対向して、上部に熱伝導性絶縁物９を具備す
るアースされた支持台１０と、ざらに、この支持台１０
の上部に成膜用導電性基板８、下部にヒーター１１とが
設けられている。電力印加用電極２は、反応容器１とは
絶、課物３で絶縁され、反応容器１の外部で、周波数切
替回路４を片し電力を供給するために、プラズマ放電分
解を行うだめの周波数（１３，５６ＭＨｚ ）を有すル
Ｍ １０） １１ｊ： ４ｉｉ ６ ト、ソノ周波数よ
り低い周ｅ数（１０ｆ（ｚ）を・Ｈする第２の電源７に
接続されている。また第１の電源６は周波数切替回路４
を介して、心力のマツチングのだめに、ＬＣ回路からな
るマツチングボックス５と接続されている。成膜用導電
性基板８は反応容器ｌとは絶縁物３で絶ポλされ、反応
容器１の外部に設備されたバイアス印加用直流電源１２
に接続されている０１３はガス導入口であり、拡散ポン
プにより−１−、ｊｌＰ気系１５で反応容器１の内部を
真空にし、成膜中は、メカニカルブースターポンプによ
り排気系１４から排気を行う。
次に以上の様に構成された成膜装置を用いて、アモルフ
ァス・シリコンを成膜する場合の説明をする。始めに、
洗浄した成膜用導電性基板８を反応容器１の内部の、ソ
ヘ伝４性絶債物９の一ヒにｆ−ｉき、反応容器１の内部
を高真空に排気するのであるが、この除、ガス４入管１
７１部、反応容器内壁、電極表面に付着しだテリ、ホコ
リ、アモルファス・シリコンの微粉末、小破片等が飛散
して、洗浄きれた成ノ：メ用導゛１〜：Ｌ性基板８の上
に堆積してしまう。これを防止するために、反応容器１
の内部を拡散ポンプにより排気系１５で高真空に排気す
る段階で、１ず成膜用導電性基板８に反応容器１の外部
に設けられたバイアス電力ロ用直流電源１２から４当な
′１；も圧の直流バイアスを印加し、これと同時に周波
数切替回路４を第２の電源７の側に切替え、適当な市川
を′市力印カ日用電極２から反応容器１の内部に供給す
る。
ァス・シリコンを成膜する場合の説明をする。始めに、
洗浄した成膜用導電性基板８を反応容器１の内部の、ソ
ヘ伝４性絶債物９の一ヒにｆ−ｉき、反応容器１の内部
を高真空に排気するのであるが、この除、ガス４入管１
７１部、反応容器内壁、電極表面に付着しだテリ、ホコ
リ、アモルファス・シリコンの微粉末、小破片等が飛散
して、洗浄きれた成ノ：メ用導゛１〜：Ｌ性基板８の上
に堆積してしまう。これを防止するために、反応容器１
の内部を拡散ポンプにより排気系１５で高真空に排気す
る段階で、１ず成膜用導電性基板８に反応容器１の外部
に設けられたバイアス電力ロ用直流電源１２から４当な
′１；も圧の直流バイアスを印加し、これと同時に周波
数切替回路４を第２の電源７の側に切替え、適当な市川
を′市力印カ日用電極２から反応容器１の内部に供給す
る。
この実施例では、直流電源から２００ｖの直流バイアス
、第２の電蒔７から±２００ Ｖの電ＩＥを電力１１シ
た。この時の′１呪力印加用電極２での”ｔＨ王の状態
を示したのが’ＡＣ３２図、成・体用４＋、Ｊ電性基板
８での直流バイアスの状態ｒ示しだのが第３図である。
、第２の電蒔７から±２００ Ｖの電ＩＥを電力１１シ
た。この時の′１呪力印加用電極２での”ｔＨ王の状態
を示したのが’ＡＣ３２図、成・体用４＋、Ｊ電性基板
８での直流バイアスの状態ｒ示しだのが第３図である。
第２図において、斜線を引いた部分は、マイナス電圧を
表している。また第３図は、例えばグラスの直流バイア
ス＋ＶＢ が印加された場合である。ここで反応容器１
の内部を排気系１５で高真空に排気しながら、第２図、
第３図のような′１ニ圧、及び直流バイアスをそれぞれ
印加する場合を考える。例えば、チリ、ホコリ等が飛来
して、第３図のようなグラスの直流バイアスが印加され
ている成膜用導電性基板８０表面に付着したとすると、
チリ、ホコリ等は、グラスに帯電する。一方、成膜用導
電性基板８と対向した電力印加用ｊ成極２にはし、第２
図のような電圧が印加されているだめ、成膜用導電性基
イ反８上のグラスに帯電したテリ、ホコリ等は、成力印
加用電極２がグラスの状態の場合は、静電的に反ばつす
るが、電力印加用電極２の電圧が次第に低下し、マイナ
スとなり、成膜用心電性基板８のプラスの直流バイアス
の絶対値以上の大きさに電力印加用電極２の電圧がマイ
ナスになると、成膜用導電性ノ１（板８の上のプラスに
’ＦｔＹ電したテ１ハホコリ等は、市力印加用猷極２に
静電的に引きつけられる。しかし、しばらくするとマイ
ナス電Ｅがゼロ電圧に近づくため、今度は、（τを力印
加用電極２の上でマイナスに帯電したテリ、ホコリ等は
、成膜用心電性基板８に印加されたグラスの「流バイア
スに、静電的に引きつけられ、成（１’；１３用層”Ｒ
性基板８の上に付層し、グラスに帯電する。したがって
、テリ、ホコリなどは、成膜用導電性基板８と′６カ印
加用［Ｉ電極２との間を離脱しながら往復することにな
り、この間に、チリ、ホコリ等は、反応容器１０内部を
排気系］５でＱＪｒ、空に排気しているために、成ｊ反
用ｚ！ｆ電性糸板８と成力印加用電極２との１１〕１か
ら除去され、排気系１５がら」ノド気される。しだがっ
てテリ、ホコリ等が除去されることになる。
表している。また第３図は、例えばグラスの直流バイア
ス＋ＶＢ が印加された場合である。ここで反応容器１
の内部を排気系１５で高真空に排気しながら、第２図、
第３図のような′１ニ圧、及び直流バイアスをそれぞれ
印加する場合を考える。例えば、チリ、ホコリ等が飛来
して、第３図のようなグラスの直流バイアスが印加され
ている成膜用導電性基板８０表面に付着したとすると、
チリ、ホコリ等は、グラスに帯電する。一方、成膜用導
電性基板８と対向した電力印加用ｊ成極２にはし、第２
図のような電圧が印加されているだめ、成膜用導電性基
イ反８上のグラスに帯電したテリ、ホコリ等は、成力印
加用電極２がグラスの状態の場合は、静電的に反ばつす
るが、電力印加用電極２の電圧が次第に低下し、マイナ
スとなり、成膜用心電性基板８のプラスの直流バイアス
の絶対値以上の大きさに電力印加用電極２の電圧がマイ
ナスになると、成膜用導電性ノ１（板８の上のプラスに
’ＦｔＹ電したテ１ハホコリ等は、市力印加用猷極２に
静電的に引きつけられる。しかし、しばらくするとマイ
ナス電Ｅがゼロ電圧に近づくため、今度は、（τを力印
加用電極２の上でマイナスに帯電したテリ、ホコリ等は
、成膜用心電性基板８に印加されたグラスの「流バイア
スに、静電的に引きつけられ、成（１’；１３用層”Ｒ
性基板８の上に付層し、グラスに帯電する。したがって
、テリ、ホコリなどは、成膜用導電性基板８と′６カ印
加用［Ｉ電極２との間を離脱しながら往復することにな
り、この間に、チリ、ホコリ等は、反応容器１０内部を
排気系］５でＱＪｒ、空に排気しているために、成ｊ反
用ｚ！ｆ電性糸板８と成力印加用電極２との１１〕１か
ら除去され、排気系１５がら」ノド気される。しだがっ
てテリ、ホコリ等が除去されることになる。
このように上述処理を十分、行っプζ後、ＩＩ！ｄ波数
切替回路４を第１の電源６の側に切替え、シリコン原子
を母体として含むガス（たとえば５４１−Ｉ４ ）を尋
人して、プラズマ放電外（ｆ（を行う走めの周波数で電
力を電力目してアモルファス・シリコンの成膜を行う。
切替回路４を第１の電源６の側に切替え、シリコン原子
を母体として含むガス（たとえば５４１−Ｉ４ ）を尋
人して、プラズマ放電外（ｆ（を行う走めの周波数で電
力を電力目してアモルファス・シリコンの成膜を行う。
他の実施例として、１つのシグナルジェネレーターを電
源６．７の代わりに設置１ゴし、これから用途に応じて
、低周波電圧及び高周波電力を電力電力ｎ用′ｉ’４極
２に印加できるようにしておき、手順（は同様にしてア
モルファス・シリコンの族１藺を行ってもよい。
源６．７の代わりに設置１ゴし、これから用途に応じて
、低周波電圧及び高周波電力を電力電力ｎ用′ｉ’４極
２に印加できるようにしておき、手順（は同様にしてア
モルファス・シリコンの族１藺を行ってもよい。
以上説明したようｆて、本発明によれば、成膜を行う前
の反応容器内を高Ａ’２に排気する段階で、成膜用フ、
・口罎茫＆に直流バイアスを、′心力印加用Ｃに似に、
プラズマ放電分解を行うための周波数より低い７ｒ’Ｊ
波数を有する電圧をそれぞれ印加することにより、チリ
、ホコリ、非晶質半フ、１季体の微粉末、小破片等を正
文は負に一、ｉｆ心させ、成・膜用７、ｌ′ｍ性基板基
板成力印加用電極との静電的引力又は反ばつ力によって
、テリ、ホコリ、非晶質半導体の微粉末、小破片等が成
膜用導電性基板゛と′電力印加用電極表１■との間を、
離脱、付着を繰り返しながら往復し、排気系により反応
容器外に排出される。このため成１娼用々１．電註基板
戊面にチリ、ホコリ、非晶質半導体の微粉−末、小破片
等が堆積して、成・嘆後ビンポールなどの欠陥が生じる
のｒ防ぐことができ、良好な非晶質半導体膜が形成され
る。
の反応容器内を高Ａ’２に排気する段階で、成膜用フ、
・口罎茫＆に直流バイアスを、′心力印加用Ｃに似に、
プラズマ放電分解を行うための周波数より低い７ｒ’Ｊ
波数を有する電圧をそれぞれ印加することにより、チリ
、ホコリ、非晶質半フ、１季体の微粉末、小破片等を正
文は負に一、ｉｆ心させ、成・膜用７、ｌ′ｍ性基板基
板成力印加用電極との静電的引力又は反ばつ力によって
、テリ、ホコリ、非晶質半導体の微粉末、小破片等が成
膜用導電性基板゛と′電力印加用電極表１■との間を、
離脱、付着を繰り返しながら往復し、排気系により反応
容器外に排出される。このため成１娼用々１．電註基板
戊面にチリ、ホコリ、非晶質半導体の微粉−末、小破片
等が堆積して、成・嘆後ビンポールなどの欠陥が生じる
のｒ防ぐことができ、良好な非晶質半導体膜が形成され
る。
第１図は、本発明の一実廁例である反応容器内部の、溝
成を含む成膜装置の概略構成図、第２図は、本発明の一
実施世ｊにおいて ４”＋； ２の電源から電力印加用
電極に印加される屯田の波形を示す説明図、第３図は、
本発明の一夷／Ｉｌ！ｉ１夕１１において、直流電源か
ら成膜用心「ト性基板に印加される直流バイアスの波形
を示す、況明図である。 ■・・・反応容器、２・・′山４力電力ｉ］ ｔｌ ′
電極、６・・第１の我（原、７ ・第２の電源、８・・
・成膜用心電性基板、１２・・バイアス印）用用直流電
唾。 代理人 弁理士 則 近 鷺 伯 （直か１名）
成を含む成膜装置の概略構成図、第２図は、本発明の一
実施世ｊにおいて ４”＋； ２の電源から電力印加用
電極に印加される屯田の波形を示す説明図、第３図は、
本発明の一夷／Ｉｌ！ｉ１夕１１において、直流電源か
ら成膜用心「ト性基板に印加される直流バイアスの波形
を示す、況明図である。 ■・・・反応容器、２・・′山４力電力ｉ］ ｔｌ ′
電極、６・・第１の我（原、７ ・第２の電源、８・・
・成膜用心電性基板、１２・・バイアス印）用用直流電
唾。 代理人 弁理士 則 近 鷺 伯 （直か１名）
Claims (1)
- 反応容器内部に、成膜用に設けられた成膜用導電性基板
に対向するように配置した電力印加用電極を具備する成
膜装置において、前記成１摸用導電性基板に、直流電圧
を印加する手段と、前記電力印加用電極に、プラズマ放
電分解を行゛うための周波数より低い周波数を有する゛
［：を圧を印加するための手段を有すること勿特徴とず
ろ非晶質半導体の成膜装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13021783A JPS6024374A (ja) | 1983-07-19 | 1983-07-19 | 非晶質半導体の成膜装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13021783A JPS6024374A (ja) | 1983-07-19 | 1983-07-19 | 非晶質半導体の成膜装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024374A true JPS6024374A (ja) | 1985-02-07 |
Family
ID=15028885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13021783A Pending JPS6024374A (ja) | 1983-07-19 | 1983-07-19 | 非晶質半導体の成膜装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024374A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241936A (ja) * | 1987-03-28 | 1988-10-07 | Ulvac Corp | 酸化、ｃｖｄ用炉 |
| US6214160B1 (en) * | 1996-10-29 | 2001-04-10 | Applied Materials, Inc. | Method and apparatus for removing particulates from semiconductor substrates in plasma processing chambers |
-
1983
- 1983-07-19 JP JP13021783A patent/JPS6024374A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241936A (ja) * | 1987-03-28 | 1988-10-07 | Ulvac Corp | 酸化、ｃｖｄ用炉 |
| US6214160B1 (en) * | 1996-10-29 | 2001-04-10 | Applied Materials, Inc. | Method and apparatus for removing particulates from semiconductor substrates in plasma processing chambers |
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