JPS60242630A - 集積回路の多量製造方法 - Google Patents
集積回路の多量製造方法Info
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- JPS60242630A JPS60242630A JP9715985A JP9715985A JPS60242630A JP S60242630 A JPS60242630 A JP S60242630A JP 9715985 A JP9715985 A JP 9715985A JP 9715985 A JP9715985 A JP 9715985A JP S60242630 A JPS60242630 A JP S60242630A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は集積回路の多量製造方法、特に金属基板を用い
た集積回路の多量製造方法に関する。
た集積回路の多量製造方法に関する。
(ロ)従来の技術
従来の半導体素子の多量製造方法としては特公昭45−
1137号公報の如きパンチングメタルフレーム方法お
よび特公昭47−3206号公報のフィルムキャリア方
法が知られている。
1137号公報の如きパンチングメタルフレーム方法お
よび特公昭47−3206号公報のフィルムキャリア方
法が知られている。
(ハ)発明が解決しようとする問題点
しかしながらこれらの方法が適用されるのは電力消費の
小さいモノリシック集積回路に限られ、また各リード片
は自己支持されなくてはならないのである程度以上に細
くできずビン数の多い大規模集積回路には適していない
のである。
小さいモノリシック集積回路に限られ、また各リード片
は自己支持されなくてはならないのである程度以上に細
くできずビン数の多い大規模集積回路には適していない
のである。
に)問題点を解決するための手段
本発明は斯点に鑑みてなされ、長板状の金属基板に設け
たインデックス孔あるいはスリット孔を設け、これらか
ら割り出される多数の区画内に夫々の複数個の導電パタ
ーンを形成して集積回路を多量製造することにより従来
の欠点を大巾に改善した集積回路の多量製造方法を実現
するものである7゜ (ホ)作用 本発明に依れば、長板状の金属基板上の多数の区画内に
多数の集積回路を同時に形成でき且つ回路機能検査後に
個別集積回路に分離するので、はとんと大部分の工程を
自動化でき極めて高い量産性を確立できる。
たインデックス孔あるいはスリット孔を設け、これらか
ら割り出される多数の区画内に夫々の複数個の導電パタ
ーンを形成して集積回路を多量製造することにより従来
の欠点を大巾に改善した集積回路の多量製造方法を実現
するものである7゜ (ホ)作用 本発明に依れば、長板状の金属基板上の多数の区画内に
多数の集積回路を同時に形成でき且つ回路機能検査後に
個別集積回路に分離するので、はとんと大部分の工程を
自動化でき極めて高い量産性を確立できる。
(へ)実施例
本発明の一実施例を第1図乃至第4図を参照して詳述す
る。
る。
まず第1図に示す如く、長板状の金属基板(11を準備
し、基板+1+の長手方向に一定間隔でインデックス孔
(2)あるいはスリット孔(3)を形成する。金属基板
(1)としてはIWI厚のアルミニウムを用い、例えば
70wX1000mの長板サイズとする。インデックス
孔(2)あるいはスリット孔(3)はいずれかが形成さ
れ、完成される集積回路が大きいものには第1図Bの如
くスリット孔(3)を用い、逆に小さいものは第1図A
の如くインデックス孔(2)を用いる。このインデック
ス孔(2)あるいはスリット孔(3)はプレスで打抜か
れ、後工程の機械的手段による位置の割り出しとして用
いられる。従って完成される混成集積回路の大きさに従
ってインデックス孔(2)あるいはスリット孔(3)の
間隔が選ばれる、更に詳述すると第1図Aは基板(1)
の巾方向の両端にインデックス孔(2)を設け、インデ
ックス孔(2)で割り出される区画(4)に2個の集積
回路を備えている。
し、基板+1+の長手方向に一定間隔でインデックス孔
(2)あるいはスリット孔(3)を形成する。金属基板
(1)としてはIWI厚のアルミニウムを用い、例えば
70wX1000mの長板サイズとする。インデックス
孔(2)あるいはスリット孔(3)はいずれかが形成さ
れ、完成される集積回路が大きいものには第1図Bの如
くスリット孔(3)を用い、逆に小さいものは第1図A
の如くインデックス孔(2)を用いる。このインデック
ス孔(2)あるいはスリット孔(3)はプレスで打抜か
れ、後工程の機械的手段による位置の割り出しとして用
いられる。従って完成される混成集積回路の大きさに従
ってインデックス孔(2)あるいはスリット孔(3)の
間隔が選ばれる、更に詳述すると第1図Aは基板(1)
の巾方向の両端にインデックス孔(2)を設け、インデ
ックス孔(2)で割り出される区画(4)に2個の集積
回路を備えている。
即ちインデックス孔(2)を用いて位置の割り出しをし
た後、正字状のプレス溝(10を形成して区画(4)に
並列に2個の集積回路を配列している。
た後、正字状のプレス溝(10を形成して区画(4)に
並列に2個の集積回路を配列している。
次に第2図に示す如くインデックス孔(2)あるいはス
リット孔(3)で割り出される基板(1)上の多数の区
画(4)・・・(4)に導電パターン(5)を形成する
。区画(4)内圧は複数の導電パターン(5)が形成で
き、同種または異種の導電パメーン(5)を同一区画(
4)内あるいは異なる区画(4)に形成できる。
リット孔(3)で割り出される基板(1)上の多数の区
画(4)・・・(4)に導電パターン(5)を形成する
。区画(4)内圧は複数の導電パターン(5)が形成で
き、同種または異種の導電パメーン(5)を同一区画(
4)内あるいは異なる区画(4)に形成できる。
前述した基板(1)は周知の陽極酸化によってその表面
に酸化アルミニウム被膜(図示せず)が形成され、更に
基板(1)の−主面に第4図に示す如く導電パターン(
5)が形成される。先ず第4図Aの如く導電金属箔(6
)例えば銅箔が粘着される。金属箔(6)表面はスクリ
ーン印刷によって所望の導電パターン(5)を露出して
レジスト(7)でマスタされ、貴金属(金、銀、白金)
メッキ層(8)が第4図Bの如く金属箔(6)表面にメ
ッキされる。然る後レジストを除去して貴金属メッキ1
(83をマスクとして金属箔(6)のエツチングを行い
第4図Cの如く所望の導電パターン(5)・・・(5)
が形成される。スクリーン印刷による導電パターン(5
)・・・(5)の細さは0.5 mが限界であるので、
極細配線を必要とするときは周知の写真蝕刻技術に依り
約2μまでの極細導電パターン(5)・・・(5)が可
能となる。極細導電パターン(5)は従来のパンチング
メタルフレームやフィルムキャリアでは出来なかったが
本発明では可能となり、ピン数の多い大規模集積回路の
組立や高周波回路に利用できる。
に酸化アルミニウム被膜(図示せず)が形成され、更に
基板(1)の−主面に第4図に示す如く導電パターン(
5)が形成される。先ず第4図Aの如く導電金属箔(6
)例えば銅箔が粘着される。金属箔(6)表面はスクリ
ーン印刷によって所望の導電パターン(5)を露出して
レジスト(7)でマスタされ、貴金属(金、銀、白金)
メッキ層(8)が第4図Bの如く金属箔(6)表面にメ
ッキされる。然る後レジストを除去して貴金属メッキ1
(83をマスクとして金属箔(6)のエツチングを行い
第4図Cの如く所望の導電パターン(5)・・・(5)
が形成される。スクリーン印刷による導電パターン(5
)・・・(5)の細さは0.5 mが限界であるので、
極細配線を必要とするときは周知の写真蝕刻技術に依り
約2μまでの極細導電パターン(5)・・・(5)が可
能となる。極細導電パターン(5)は従来のパンチング
メタルフレームやフィルムキャリアでは出来なかったが
本発明では可能となり、ピン数の多い大規模集積回路の
組立や高周波回路に利用できる。
尚本工程で多層配線が必要なときは形成された導電パタ
ーン(5)上に更にポリイミドなどの絶縁層を形成しそ
の上にスクリーン印刷で導電塗料を印刷して焼成するこ
とで実現できる。
ーン(5)上に更にポリイミドなどの絶縁層を形成しそ
の上にスクリーン印刷で導電塗料を印刷して焼成するこ
とで実現できる。
また本工程で抵抗等の回路素子を組込むときは周知のス
クリーン印刷技術によって抵抗塗料を金属基板(1)に
印刷して焼成して形成する。
クリーン印刷技術によって抵抗塗料を金属基板(1)に
印刷して焼成して形成する。
続いて第3図に示す如く、導電パターン(5)の所望の
バッド61)上に半導体集積回路等の半導体素子(9)
を導電ペーストを用いて固着し、パッドI!i1Jに隣
接する導電パターン(5)と対応する半導体素子(9)
の電極とを金あるいはアルミニウム細線でボンディング
して接続する。斯るボンディングはインデックス孔(2
)を利用して位置出しした後自動的に行なえる。
バッド61)上に半導体集積回路等の半導体素子(9)
を導電ペーストを用いて固着し、パッドI!i1Jに隣
接する導電パターン(5)と対応する半導体素子(9)
の電極とを金あるいはアルミニウム細線でボンディング
して接続する。斯るボンディングはインデックス孔(2
)を利用して位置出しした後自動的に行なえる。
然る後インデックス孔(2)あるいはスリット孔(3)
を用いて機械的にコマ送りを行いながら測定される導電
パターン(5)に通電して半導体素子(9)および他の
回路素子を含む回路機能検査を行う。斯る検査で抵抗等
が組込まれている場合はファンクショナル) IJミン
グをして回路機能の調整を行い、更に半導体素子(9)
が所定の回路機能を出さないときは半導体素子(9)を
除去して再生を行い歩留の大巾向上をはかる。また必要
ならばボンディング細線の接着強度の測定も行なえる。
を用いて機械的にコマ送りを行いながら測定される導電
パターン(5)に通電して半導体素子(9)および他の
回路素子を含む回路機能検査を行う。斯る検査で抵抗等
が組込まれている場合はファンクショナル) IJミン
グをして回路機能の調整を行い、更に半導体素子(9)
が所定の回路機能を出さないときは半導体素子(9)を
除去して再生を行い歩留の大巾向上をはかる。また必要
ならばボンディング細線の接着強度の測定も行なえる。
即ち本工程では封止前に回路機能検査を連結された状態
で行なえるので極めて効率よく測定やトリミングが行な
え且つ不良品の再生もできるので大巾な歩留向上を達成
される。
で行なえるので極めて効率よく測定やトリミングが行な
え且つ不良品の再生もできるので大巾な歩留向上を達成
される。
更に斯る検査後半導体素子(9)および保護を必要とす
る回路素子にはシリコンレジンを塗付して素子およびボ
ンディング細線を保護する。また斯る素子はトランス7
アモールドにより部分的にモールドができる。
る回路素子にはシリコンレジンを塗付して素子およびボ
ンディング細線を保護する。また斯る素子はトランス7
アモールドにより部分的にモールドができる。
斯上の工程の後金属基板(1)に連結された状態で完成
された多数の集積回路はプレスによって金属基板(1)
から個別集積回路として分離される。このプレスはイン
デックス孔(2)あるいはスリット孔(3)に従って機
械的に位置を割り出して行なえるので極めて効率が良い
。このプレスでは雄型金型の周端部のみを基板(11に
当接させて行うので基板(1)上の素子は影響を受けな
い。
された多数の集積回路はプレスによって金属基板(1)
から個別集積回路として分離される。このプレスはイン
デックス孔(2)あるいはスリット孔(3)に従って機
械的に位置を割り出して行なえるので極めて効率が良い
。このプレスでは雄型金型の周端部のみを基板(11に
当接させて行うので基板(1)上の素子は影響を受けな
い。
個別集積回路には外部リードが半田付けされた後樹脂ケ
ースで封止するかエポキシ樹脂のディピングによってク
ールを行って完成される。
ースで封止するかエポキシ樹脂のディピングによってク
ールを行って完成される。
(ト)発明の効果
本発明に依れば金属基板(1)を採用しているので゛放
熱効果が大きく、高耐圧大出力用の半導体素子(9)の
組込みが可能となる。この結果高耐圧大出力のツイント
ランジスタ、デュアルトランジスタ、トランジスタアレ
ー、ダイオードアレー、ダーリントン接続カスケード接
続が量産化できる利点を、有する。またオペアンプ等の
モノリシック集積回路とパワートランジスタの組合せや
ダイオード、トランジスタ・モノリシック集積回路とL
CR素子の組合せが同一パッケージで量産できる利点も
ある。更に前述した如く異種導電パターンを用いれば多
機種少量生産も効率化できる。更にまた連結状態での回
路機能検査が可能となるのでファンクショナルトリミン
グおよび不良の再生ができ歩留はほぼ100%となる。
熱効果が大きく、高耐圧大出力用の半導体素子(9)の
組込みが可能となる。この結果高耐圧大出力のツイント
ランジスタ、デュアルトランジスタ、トランジスタアレ
ー、ダイオードアレー、ダーリントン接続カスケード接
続が量産化できる利点を、有する。またオペアンプ等の
モノリシック集積回路とパワートランジスタの組合せや
ダイオード、トランジスタ・モノリシック集積回路とL
CR素子の組合せが同一パッケージで量産できる利点も
ある。更に前述した如く異種導電パターンを用いれば多
機種少量生産も効率化できる。更にまた連結状態での回
路機能検査が可能となるのでファンクショナルトリミン
グおよび不良の再生ができ歩留はほぼ100%となる。
更にインデックス孔あるいはスリット孔を用いることに
より従来より確立した自動化技術を容易に取り入れるこ
とができ大巾な自動化が達成できる。
より従来より確立した自動化技術を容易に取り入れるこ
とができ大巾な自動化が達成できる。
更に本発明では区画(4)内に複数の集積回路を配置し
ているので、金属基板(1)に多数の集積回路を実装で
き更にt産性な向上できる。
ているので、金属基板(1)に多数の集積回路を実装で
き更にt産性な向上できる。
第1図乃至第3図は本発明を説明する上面図、第4図は
本発明の導電パターンの形成方法を説明する断面図であ
る。 主な図番の説明 (1)は金属基板、(2)はインデックス孔、(3)は
スリット孔、(4)・・・(4)は区画、(5)は導電
パターン、(9)は半導体素子である。 特許出願人 三洋電機株式会社 代表者 井 植 薫 外1名 第1図 第3図 第4図
本発明の導電パターンの形成方法を説明する断面図であ
る。 主な図番の説明 (1)は金属基板、(2)はインデックス孔、(3)は
スリット孔、(4)・・・(4)は区画、(5)は導電
パターン、(9)は半導体素子である。 特許出願人 三洋電機株式会社 代表者 井 植 薫 外1名 第1図 第3図 第4図
Claims (1)
- (1)長板状の金属基板に間隔を設けてインデックス孔
あるいはスリット孔を設け、該インデックス孔あるいは
スリット孔で割り出される多数の区画内に夫々前記金属
基板とは絶縁処理された複数個の導電パターンを形成し
、各導電パターン上の所望位置に少(とも半導体素子を
固着し且つボンディング細線による各導電パターンとの
接続を行い、前記半導体素子を含む回路機能検査を行っ
た後に前記金属基板から個別集積回路に分離することを
特徴とする集積回路の多量製造方法、。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9715985A JPS60242630A (ja) | 1985-05-07 | 1985-05-07 | 集積回路の多量製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9715985A JPS60242630A (ja) | 1985-05-07 | 1985-05-07 | 集積回路の多量製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6515679A Division JPS55157245A (en) | 1979-05-25 | 1979-05-25 | Mass producing method of integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60242630A true JPS60242630A (ja) | 1985-12-02 |
Family
ID=14184787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9715985A Pending JPS60242630A (ja) | 1985-05-07 | 1985-05-07 | 集積回路の多量製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60242630A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4528100Y1 (ja) * | 1967-09-27 | 1970-10-29 | ||
JPS4836983A (ja) * | 1971-09-10 | 1973-05-31 | ||
JPS55157245A (en) * | 1979-05-25 | 1980-12-06 | Sanyo Electric Co Ltd | Mass producing method of integrated circuit |
JPS6329414A (ja) * | 1986-07-16 | 1988-02-08 | ソシエタ・カビ・ピレリ−・ソシエタ・ペル・アジオニ | 直流電気ケ−ブル |
-
1985
- 1985-05-07 JP JP9715985A patent/JPS60242630A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4528100Y1 (ja) * | 1967-09-27 | 1970-10-29 | ||
JPS4836983A (ja) * | 1971-09-10 | 1973-05-31 | ||
JPS55157245A (en) * | 1979-05-25 | 1980-12-06 | Sanyo Electric Co Ltd | Mass producing method of integrated circuit |
JPS6329414A (ja) * | 1986-07-16 | 1988-02-08 | ソシエタ・カビ・ピレリ−・ソシエタ・ペル・アジオニ | 直流電気ケ−ブル |
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