JPS60229370A - Manufacture of self-alignment type semiconductor device - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
Description
【発明の詳細な説明】
この発明は自己整合型半導体装置の製造方法、より具体
的には、最小パターンとしてホトリソグラフィの限界を
越えたサブミクロンのパターンを有し、しかも字溝体層
表面の絶縁分離領域とエミッタのよ５な半導体領域とを
自己整合的に形成することができる製造技術に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a self-aligned semiconductor device, and more specifically, to a method for manufacturing a self-aligned semiconductor device, which has a submicron pattern exceeding the limits of photolithography as a minimum pattern, and which The present invention relates to a manufacturing technique capable of forming an insulating isolation region and a semiconductor region such as an emitter in a self-aligned manner.
高集積度で、かつ高速高性能な半導体装置を得るには、
次の二つの技術が最も重要である。To obtain highly integrated, high-speed, high-performance semiconductor devices,
The following two techniques are the most important.
一つは、バイポーラトランジスタにおけるエミッタのよ
うな半導体領域それ自体をより一層微細化するというパ
ターン微細化技術。One is pattern miniaturization technology, which involves making the semiconductor region itself, such as the emitter of a bipolar transistor, even smaller.
また一つは、その微細な半導体領域を、半導体素子間を
分離するための絶縁分離領域から所定距離だけ離れた位
置に高精度に形成すること、さらにはその微細な半導体
領域に接続する電極と、それに隣接する半導体領域、た
とえばバイポーラトランジスタにおけるベースに接続す
る電極との距離を高精度に制御すること、などという高
精度なアライメント技術。Another is to form the fine semiconductor region with high precision at a position a predetermined distance away from the insulation isolation region for separating semiconductor elements, and to form the electrodes connected to the fine semiconductor region. , a high-precision alignment technology that precisely controls the distance between the adjacent semiconductor region, such as the electrode connected to the base of a bipolar transistor.
従来の半導体装置の製造技術を、上のような二つの技術
的観点からみた場合、解決すべき問題は大きい。When conventional semiconductor device manufacturing technology is viewed from the above two technical viewpoints, there are many problems to be solved.
前者のパターン微細化技術からすると、光の回折等に起
因するホトリソグラフィの限界から、たとえばエミッタ
寸法を１．５μｍ以下にすることはきわめて困難であり
、また一方、後者のアライメント技術についても、現在
のところ少なくとも１μｍ程度のアライメント余裕をみ
なければならず、高集積化の点でも、電気的特性のばら
つきの点でも満足できるものとはいえない。With the former pattern miniaturization technology, it is extremely difficult to reduce the emitter size to 1.5 μm or less due to limitations of photolithography caused by light diffraction, etc. On the other hand, with the latter alignment technology, there is currently no technology available. However, an alignment margin of at least about 1 .mu.m must be provided, which is not satisfactory in terms of high integration and variations in electrical characteristics.
この発明は、上述した・（ターン微細化技術および高精
度なアライメント技術の両面を併せ考慮し、高集積度で
、かつ高速高性能な半導体装置を得ることができる製造
方法を提供することを目的とするものである。The purpose of the present invention is to provide a manufacturing method capable of obtaining a highly integrated, high-speed, high-performance semiconductor device by taking both of the above-mentioned (turn miniaturization technology and high-precision alignment technology) into consideration. That is.
この発明の特徴は、■前記絶縁分離領域と前記半導体領
域、さらにはその半導体領域と別の半導体領域に対する
コンタクト穴とを同一のマスク上で規定、すなわちそれ
ぞれを自己整合的に形成するようにしたこと、および■
多結晶シリコン中にボロン等の不純物を導入した場合、
不純物濃度のちがいによりエツチングレートに差を生ず
ることを利用し、ホトレジスト処理により得た）くター
ンを、不純物の拡散のためのアニール処理によってより
微細化するようにしたことにある。A feature of the present invention is that: (1) the insulating isolation region and the semiconductor region, as well as contact holes for the semiconductor region and another semiconductor region, are defined on the same mask, that is, each is formed in a self-aligned manner; That, and■
When impurities such as boron are introduced into polycrystalline silicon,
By taking advantage of the fact that the etching rate varies depending on the impurity concentration, the pattern obtained by photoresist processing is made finer by annealing to diffuse impurities.
以下、図面に示す実施例を説明することによって、この
発明の内容を明らかＫする。The content of the present invention will be made clearer by describing embodiments shown in the drawings.
実施例はＮＰＮ）ランジスタを含むノ；イボーラ型半導
体装置の製造例であり、第１図〜第９図は七の工程を示
す断面図である。The embodiment is an example of manufacturing an Ibora type semiconductor device including an NPN transistor, and FIGS. 1 to 9 are cross-sectional views showing the seventh step.
（第１図を参照して）
まず、Ｐ型シリコン半導体基板ｌの一主面によく知られ
た方法によりＮ−型エピタキシャル成長シリコン牛導体
層２を成長させる。この際、基板ｌには、予め埋込み層
３を形成すべき部分にアンチモンを、さらに、チャンネ
ルストッパ領域４を形成すべき部分に、ボロンを浅く拡
散しておくことにより、字溝体層２との界面にＮ＋型埋
込み層３、チャンネルストッパとなるＰ＋型半導体領域
４をそれぞれ形成しておく。(See FIG. 1) First, an N-type epitaxially grown silicon conductor layer 2 is grown on one main surface of a P-type silicon semiconductor substrate 1 by a well-known method. At this time, antimony is preliminarily diffused into the portion of the substrate l where the buried layer 3 is to be formed, and boron is diffused shallowly into the portion where the channel stopper region 4 is to be formed. An N+ type buried layer 3 and a P+ type semiconductor region 4 serving as a channel stopper are formed at the interface.
さらに、前記牛導体層２０表面に熱酸化により酸化膜５
を形成し、続いて、化学的気相成長法（ＣＶＤ）により
窒化シリコン膜６、多結晶／リコン膜７、酸化膜８を順
次積層する。各膜厚については、熱酸化膜５は５０ｎｍ
、窒化シリコン膜６はｌｏＯｎｍ、多結晶シリコン膜７
は１１００ｎ、酸化膜８は１１００ｎ程度とする。Furthermore, an oxide film 5 is formed on the surface of the conductor layer 20 by thermal oxidation.
Then, a silicon nitride film 6, a polycrystalline silicon film 7, and an oxide film 8 are sequentially laminated by chemical vapor deposition (CVD). Regarding each film thickness, the thermal oxide film 5 is 50 nm
, the silicon nitride film 6 is loOnm, and the polycrystalline silicon film 7 is
The thickness of the oxide film 8 is about 1100n, and the thickness of the oxide film 8 is about 1100n.
次いで、通常のホトリングラフィ技？ＮＫより、ホトレ
ジスト９をパターニングし、禦子ｆｆ１Ｊ分離領壌土９
０並びにエミッタ穴上９１およびベース穴上９２に残す
。そして、部分的に残したレジスト９０．９１．９２を
マスクとして、多結晶シリコン膜７にボロンをイオン打
込みする。その条件は、加速電圧が５０ｋＶ、ドース量
がＩ Ｘ １０”個／ｃＩ／を程度が適切である。この
場合、ボロンイオンはＮ−エビタキシャル成成長牛体体
層２到達することは無く、多結晶シリコン膜７のうち、
ボロンが導入された部分のボロン濃度は６Ｘ１０ｔｏ個
／ｃｉ１程度となる。なお、表面の酸化膜８は、多結晶
シリコン膜７中にボロンを計算された量だけ打込む上で
きわめて有効である。Next, the usual photolithography technique? From NK, pattern the photoresist 9 and create the Seiko ff1J separation loam 9.
0, as well as above the emitter hole 91 and above the base hole 92. Then, boron ions are implanted into the polycrystalline silicon film 7 using the partially left resists 90, 91, and 92 as masks. The appropriate conditions are an accelerating voltage of 50 kV and a dose of I x 10" particles/cI/. In this case, boron ions will not reach the N-epitaxial growth body layer 2. Of the polycrystalline silicon film 7,
The boron concentration in the part where boron is introduced is about 6×10 to/ci1. The oxide film 8 on the surface is extremely effective in implanting a calculated amount of boron into the polycrystalline silicon film 7.
（第２図を参照して）
前記レジス）９０．９１．９２を除去した後、基板ｌお
よび半導体層２を含む半導体母体１０００全体に熱処理
（アニール）を施すことにより、多結晶シリコン膜７中
へ打込まれたボロンを、ボロンが打込まれなかった多結
晶シリコン膜の部分７０へ拡散させ、２．０Ｘ１０”個
／ｃｄ以上のボロン含有領域７１を拡大形成する。熱処
理条件を８７５Ｃ。(Refer to FIG. 2) After removing the resists 90, 91, and 92, heat treatment (annealing) is performed on the entire semiconductor base body 1000 including the substrate l and the semiconductor layer 2, so that the inside of the polycrystalline silicon film 7 is removed. The boron implanted into the polycrystalline silicon film is diffused into the portion 70 of the polycrystalline silicon film where boron is not implanted, and a boron-containing region 71 of 2.0×10”/cd or more is enlarged.The heat treatment conditions are 875C.
Ｎ！ガス中での１００分とすれば、ボロンを含有しない
領域７００幅は、その上部にあったレジストマスク９０
，９１．９２の幅より７ＱＱｎｍ程度減少することにな
る。N! Assuming 100 minutes in the gas, the width of the boron-free region 700 is equal to the resist mask 90 above it.
, 91.92, by about 7QQnm.
続いて、酸化膜８を除去してから、ボロンを含有しない
多結晶シリコンのみを選択的にエツチングするエッチャ
ント、たとえばヒドラジンもしくは力性カリで処理して
、ボロンを高濃度に含む多結晶シリコン７１のみを残す
。Next, after removing the oxide film 8, the polycrystalline silicon 71 containing a high concentration of boron is treated with an etchant such as hydrazine or potassium etchant that selectively etches only the polycrystalline silicon that does not contain boron. leave.
（第３図を参照して）
前記部分的な多結晶シリコン膜７１を、熱酸化で完全に
醸化膜１０に変える。その後、半導体母体１００００表
面にホトレジスト１１を塗布し、図示しないホトマスク
により、エミッタ穴１２とベース穴１３を被覆するが、
その場合、素子間分離領域１１ｊは重ならぬようパター
ニングする。次いで、このレジスト膜１１と酸化膜１０
をマスクに窒化シリコン膜６をドライエツチングする。(Refer to FIG. 3) The partial polycrystalline silicon film 71 is completely converted into a fermented film 10 by thermal oxidation. After that, a photoresist 11 is applied to the surface of the semiconductor base body 10000, and the emitter hole 12 and base hole 13 are covered with a photomask (not shown).
In that case, the element isolation regions 11j are patterned so that they do not overlap. Next, this resist film 11 and oxide film 10
Using this as a mask, the silicon nitride film 6 is dry etched.
このドライエツチングとしては、異方性の反応性イオン
エツチングを用いるのが良い。多結晶シリコンを酸化物
と化した酸化膜１０は、反応性イオンエツチングによる
マスクとして充分機能し、しかもそのエツチングによれ
ばほとんどサイドエツチングがないからであるう
（第４図を参照して）
レジスト膜１１を除去した後、熱酸化により半導体層２
０表面の一部に素子分離用の厚い酸化膜１５を形成する
。図示されたものには、−ｍのトランジスタのみが示さ
れているが、厚い酸化膜１５は複数の活性領域（素子形
成領域）の間に位置するように存在し、チャンネルスト
ッパ領域４と相まって複数の活性領域を互いに電気的に
分離する絶縁分離領域として作用する。As this dry etching, it is preferable to use anisotropic reactive ion etching. This is because the oxide film 10 made of polycrystalline silicon as an oxide functions sufficiently as a mask for reactive ion etching, and there is almost no side etching during this etching (see FIG. 4).Resist After removing the film 11, the semiconductor layer 2 is formed by thermal oxidation.
A thick oxide film 15 for element isolation is formed on a part of the 0 surface. Although only the −m transistor is shown in the figure, the thick oxide film 15 is located between multiple active regions (device forming regions), and together with the channel stopper region 4, multiple act as an insulating isolation region that electrically isolates the active regions of the active regions from each other.
（第５図を参照して）
多結晶シリコンを酸化することで得られた酸化膜１０を
マスクに、エミッタとベースのｍ極取出し部１２．１３
の窒化シリコン膜をドライエツチングにより開口する。(Refer to FIG. 5) Using the oxide film 10 obtained by oxidizing polycrystalline silicon as a mask, the m-pole extraction portions 12 and 13 of the emitter and base are
An opening is formed in the silicon nitride film by dry etching.
この場合も、上述と同じ理由により、反応性イオンエツ
チングが良い。In this case as well, reactive ion etching is preferable for the same reason as mentioned above.
ホトリソグラフィによりコレクタ部分１６のみ開口した
レジスト膜（図示せず）を形成し、コレクタ部分の酸化
膜１００、窒化シリコン膜６０をエツチング除去した上
で、レジスト膜をマスクにリンをイオン打込みする。レ
ジストを除去した後、熱処理をして、打込まれたリンを
Ｎ＋埋込み層３まで到達させる。これにより、コレクタ
引き上げ部１７が形成される。A resist film (not shown) having an opening only in the collector portion 16 is formed by photolithography, and after removing the oxide film 100 and silicon nitride film 60 in the collector portion by etching, phosphorus ions are implanted using the resist film as a mask. After removing the resist, heat treatment is performed to allow the implanted phosphorus to reach the N+ buried layer 3. As a result, a collector lifting portion 17 is formed.
（第６図を参照して）
酸化膜ｌＯと酸化膜５とを同時にフッ酸系エッチャント
でエツチングしてから、熱酸化を行ない、均一な酸化膜
１８と１９とを形成する。これは、次に形成するベース
の打込み深さを均一にするためである。エミッタ部分の
酸化膜１８０の膜厚は５Ｑｎｍ程度が適切である。次い
で、ボロンイオンをイオン打込みし、ベース領域２０を
形成する。(See FIG. 6) After etching the oxide film 1O and the oxide film 5 simultaneously with a hydrofluoric acid etchant, thermal oxidation is performed to form uniform oxide films 18 and 19. This is to make the driving depth of the base to be formed next uniform. The appropriate thickness of the oxide film 180 in the emitter portion is about 5Q nm. Next, boron ions are implanted to form the base region 20.
その条件は加速電圧５０ｋＶ、ドース量１．５Ｘ１０”
ｆｉｌ／ｄ程度とする。The conditions are acceleration voltage 50kV, dose amount 1.5X10"
It is set to about fil/d.
（第７図を参照して）
熱処理によりボロンを活性化した上で、通常のホトリソ
グラフィによりエミッタ部のみレジスト２１に開口し、
このレジスト２１をマスクとしてエミッタ部の酸化膜１
８０を除去し、ヒ素をイオン打込みしてエミッタ領域２
２を形成する。加速電圧を、１ｏｋＶ、ドース社を２Ｘ
１０”個／ｃｄ程度にすれば、エミッタ開口部直下のみ
にエミッタ領域が形成される。(Refer to FIG. 7) After activating boron by heat treatment, only the emitter portion is opened in the resist 21 by ordinary photolithography.
Using this resist 21 as a mask, the oxide film 1 of the emitter section is
80 is removed and arsenic is ion-implanted to form the emitter region 2.
form 2. Accelerating voltage: 1okV, Dawes: 2X
If the number is about 10''/cd, the emitter region will be formed only directly under the emitter opening.
（第８図を参照して）
前記レジストを除去した後、熱処理により打込まれたヒ
素を拡散させてから、化学的気相成長法（ＣＶＤ）によ
り多結晶シリコン膜２３を付着させる。ヒ素をイオン打
込みし、熱処理を加えることで多結晶シリコン膜をＮ＋
型にし、電気抵抗率を下げる。多結晶シリコン膜２３の
膜厚は２５０ｎｍ。(See FIG. 8) After removing the resist, the implanted arsenic is diffused by heat treatment, and then a polycrystalline silicon film 23 is deposited by chemical vapor deposition (CVD). By implanting arsenic ions and applying heat treatment, the polycrystalline silicon film becomes N+
Mold and reduce electrical resistivity. The thickness of the polycrystalline silicon film 23 is 250 nm.
ヒ素の打込み条件は８０ ｋ Ｖ 、 ２Ｘ１０”ｆ［
／ｄ程度である。それから、ホトリソグラフィにより多
結晶シリコン膜２３をエミッタ部分にのみ残して他を除
去する。これにはドライエツチングが適切である。さら
に、ここでエツチングのマスクとしたレジスト２４をそ
のままイオン打込みのマスクとしてボロンを打込んでグ
ラフトベース２５を形成する。８０ｋＶの加速電圧で１
．８Ｘ１０”個／ｄ程度打込むことで、グラフトベース
２５のシート抵抗は３００Ω／日程度になる。Arsenic implantation conditions were 80 kV, 2×10” f[
/d. Then, by photolithography, the polycrystalline silicon film 23 is left only in the emitter part and the rest is removed. Dry etching is suitable for this purpose. Further, boron is implanted using the resist 24 used as an etching mask as it is as an ion implantation mask to form a graft base 25. 1 at an accelerating voltage of 80kV
．． By implanting about 8×10” pieces/d, the sheet resistance of the graft base 25 becomes about 300Ω/day.
（第９図を参照して）
レジスト膜２４を除去してから、化学的気相成長法（Ｃ
ＶＤ）で酸化膜２６な積層し、ホトエツチングでコレク
タ、エミッタ、ベースなどのｍ極取出し部２７，１２．
１３に開口し、公知の真空蒸着技術で全面にアルミニウ
ムを付着するとともに、ホトエツチングでパター二／グ
することで、コレクタｗＬＩＩｉ３０、工ξツタ電極３
１．ベース電極３２を形成することができ、これＫより
グラフトベース構造のＮＰＮ）ランジスタが完成する。(Refer to FIG. 9) After removing the resist film 24, a chemical vapor deposition method (C
The oxide film 26 is laminated using VD), and the m-pole extraction portions 27, 12, etc. of the collector, emitter, base, etc. are formed by photoetching.
13, and by depositing aluminum on the entire surface using a known vacuum evaporation technique and patterning using photoetching, the collector wLIIi 30 and the engineered ivy electrode 3 are formed.
1. A base electrode 32 can be formed, and an NPN transistor having a graft base structure is completed.
なお、ここで酸化膜２６に開口するためのホトマスクパ
ターンは、窒化シリコン膜６に開口しているエミッタ穴
１２およびベース穴１３をそれぞれ完全に含むように大
きくする。それＫより、電極部の寄生抵抗を小さくする
ことができる。Note that the photomask pattern for opening in the oxide film 26 is made large enough to completely include the emitter hole 12 and the base hole 13 opened in the silicon nitride film 6, respectively. The parasitic resistance of the electrode portion can be made smaller than K.
また、アルミニウム膜３０，３１．３２を付着する直前
に、公知の技術により、１１極取出し部の基板シリコン
面および多結晶シリコン面に白金シリサイドを形成して
おくことにより、電極部分の電気抵抗をさらに低減する
ことも有効である。In addition, by forming platinum silicide on the substrate silicon surface and polycrystalline silicon surface of the 11-electrode lead-out portion using a known technique immediately before attaching the aluminum films 30, 31, and 32, the electrical resistance of the electrode portion can be reduced. Further reduction is also effective.
なお、この発明は前記実施例に限定されることなく、次
のような各種の変形あるいは適用をなすことができる。Note that the present invention is not limited to the embodiments described above, and can be modified or applied in various ways as described below.
■前記多結晶シリコンとしては、ノンドープトシリコン
、あるいは前記ボロンと逆導電型の不純物を低濃度に含
むドープトシリコンを用いることができる。(2) As the polycrystalline silicon, undoped silicon or doped silicon containing a low concentration of an impurity of a conductivity type opposite to that of boron can be used.
■前記実施例では、多結晶シリコン膜６の上を部分的に
覆い、絶縁分離領域および半導体領域を規定するための
マスクとして、それら各領域となるべき部分を覆ってい
るもの９０．９１．９２を用いているが、それとは逆に
、それら各領域となるべき部分を穴として、他の部分を
覆うよ５にしたものを用いることもできる。それには、
たとえば前記多結晶シリコン膜６をドープトシリコンと
し、ドープされた不純物とは逆導電型の不純物をマスク
の穴を通してイオン打込みすることによって、マスクの
大部分の不純物を互いに相殺させてノンドープトシリコ
ンと化すようにする方法が適用できる。90.91.92 In the above embodiment, a mask 90.91.92 partially covers the top of the polycrystalline silicon film 6 and serves as a mask for defining the insulation isolation region and the semiconductor region. However, on the contrary, it is also possible to use holes in the areas that are to become the areas and holes in the holes to cover the other areas. For that,
For example, the polycrystalline silicon film 6 is made of doped silicon, and by implanting ions of impurities having a conductivity type opposite to that of the doped impurities through holes in the mask, most of the impurities in the mask cancel each other out and form non-doped silicon. A method can be applied to make the
以上のように、この発明によれば、多結晶シリコン中に
ボロン等の不純物を導入した場合、不純′物濃度のちが
いＫよりエツチングレートに差を生ずることを利用し、
通常のホトリソグラフィ技術により得られるパターンを
、不純物の拡散のためのアニール処理によっ【より微細
化するよ５Ｋしているので、バイポーラトランジスタに
おけるエミッタ等の半導体領域をホトリソグラフィによ
る最小解像寸法よりも小さく、かつ高精度に形成するこ
とができる。特Ｋ、不純物の拡散長については、ホトリ
ソグラフィによるパターン精度よりも１桁程度高い精度
で制御できるので、サブミクロンのパターンな精度良く
得ることができる。この場合、不純物としてボロンを用
いると、そのアニール処理温度は８００〜８５０Ｃと比
較的低い温度であり制御上より有利である。As described above, according to the present invention, by utilizing the fact that when an impurity such as boron is introduced into polycrystalline silicon, a difference in etching rate occurs due to a difference in impurity concentration K,
The pattern obtained by normal photolithography is annealed to diffuse impurities. It is also small and can be formed with high precision. Special feature: Since the diffusion length of impurities can be controlled with an accuracy that is about one order of magnitude higher than the pattern accuracy by photolithography, it is possible to obtain submicron patterns with high accuracy. In this case, when boron is used as an impurity, the annealing temperature is relatively low at 800 to 850 C, which is more advantageous in terms of control.
しかもまた、この発明によれば、素子間相互を分離−す
るための絶縁分離領域と、人手形成領域内における″′
Ｖ−導体領域、さＣ）には、モの゛ト導体領域と別の゛
Ｖ−導体領域に対するコンタクト穴とを同一のマスク１
．で規定、すなわちそれぞれを自己整合的に形成するよ
うにしているので、アライメント余裕をとることなく、
半導体領域間の短絡等の問題を生ぜず、しかも電気的特
性のばらつきが小さく・優れた半導体装置を得ることが
できる。Moreover, according to the present invention, an insulating isolation region for isolating elements from each other and a
For the V-conductor region, part C), contact holes for the main conductor region and another V-conductor region are formed using the same mask 1.
．． In other words, each is formed in a self-consistent manner, so there is no alignment margin.
It is possible to obtain an excellent semiconductor device that does not cause problems such as short circuits between semiconductor regions and has small variations in electrical characteristics.
したがって、この発明によれば、高集積度で、かつ高速
高性能な半導体装置を得ることができる。Therefore, according to the present invention, it is possible to obtain a highly integrated, high-speed, high-performance semiconductor device.
第１図〜第９図はそれぞれこの発明の一実施例を工程順
に示す断面図である。
２・・・半導体層、５・・・酸化膜、６・・望化シリコ
ン膜（耐酸化膜）、７・・・多結晶シリコン膜、８・酸
化膜、９０，９１．９２ 多結晶シリコン膜７上のマス
ク、１０・・・酸化膜（多結晶シリコンが酸化物と化し
たもの）、１２・エミッタ穴、１３ ・ベース穴、１５
・・・絶縁分離領域、２２・・エミッタ領第 １ 図
第 ２ 図
第 ３ 図
第４図
第 ５ 図
第 ６ 図
第 ７ 図
第 ８ 図
第 ９ 図FIGS. 1 to 9 are cross-sectional views showing an embodiment of the present invention in the order of steps. 2: Semiconductor layer, 5: Oxide film, 6: Desired silicon film (oxidation resistant film), 7: Polycrystalline silicon film, 8: Oxide film, 90,91.92 Polycrystalline silicon film Mask on 7, 10...Oxide film (polycrystalline silicon turned into oxide), 12.Emitter hole, 13.Base hole, 15
...Insulation isolation region, 22...Emitter region Fig. 1 Fig. 2 Fig. 3 Fig. 4 Fig. 5 Fig. 6 Fig. 7 Fig. 8 Fig. 9
Claims (1)
距離だけ離れた位置に半導体領域を有する半導体装置を
製造するに際し、前記絶縁分離領域と前記半導体領域と
を同一のマスク上で規定することとし、次の各工程を経
て製造することを特徴とする自己整合型半導体装置の製
造方法。 囚 前記半導体層の表面に耐酸化膜およびその上に多結
晶シリコン膜を形成する工程。 ■ ホトリソグラフィ技術により、前記多結晶シリコン
膜上に、前記絶縁分離領域および前記半導体領域を規定
するためのマスクを形成する工程。 （Ｃ）＠工程におけるマスクを用いて前記多結晶シリコ
ン膜中に選択的に不純物を導入することによって、前記
多結晶シリコン膜中、マスクされた部分とマスクされな
い部分とに不純物の濃度差をもたせる工程。 ０ 前記多結晶シリコン膜中、不純物濃度の高い方から
低い方へ不純物を拡散させるためにアニールする工程。 ＠ ０工程の後、不純物の濃度差によるエツチングレー
トのちがいを利用し、前記絶縁分離領域および前記半導
体領域となるべき各部分の多結晶シリコンを選択的に除
く工程。 （ト）部分的に残った多結晶シリコンをマスク材料とし
て前記耐酸化膜を選択的に除去し、前記絶縁分離領域を
形成する工程。 Ｏ（ト）工程と同じ部分的な多結晶シリコンをマスク材
料として、前記半導体領域となるべき部分の耐酸化膜を
選択的に除去し、前記半導体領域を形成する工程。 ２、前記多結晶シリコンは、（Ｆ）工程における耐酸化
膜の選択的除去時、酸化物に化している特許請求の範囲
第１項記載の自己整合型半導体装置の製造方法。 ３、 １３）工程におけるマスクは、前記絶縁分離領域
および前記半導体領域となるべき各部分を覆っている特
許請求の範囲第１項記載の自己整合型半導体装置の製造
方法。 ４．前記不純物はボロンである特許請求の範囲第１項記
載の自己整合型半導体装置の製造方法。 ５、前記絶縁分離領域と前記半導体領域とを規定するマ
スク′ＶＣは、前記半導体領域とは別の半導体領域に対
するコンタクト穴をも含む特許請求の範囲第１項記載の
自己整合型半導体装置の製造方法。 ６、前記半導体領域はエミッタであり、別の半導体領域
はペースである特許請求の範囲第５項記載の自己整合型
半導体装置の製造方法。[Claims] 1. When manufacturing a semiconductor device having a semiconductor region located a predetermined distance from an insulation isolation region provided on the surface of a semiconductor layer, the insulation isolation region and the semiconductor region may be placed in the same area. 1. A method for manufacturing a self-aligned semiconductor device, which is defined on a mask and manufactured through the following steps. A step of forming an oxidation-resistant film on the surface of the semiconductor layer and a polycrystalline silicon film thereon. (2) Forming a mask for defining the insulating isolation region and the semiconductor region on the polycrystalline silicon film by photolithography. (C) By selectively introducing impurities into the polycrystalline silicon film using a mask in the @ step, a difference in impurity concentration is created between the masked portion and the unmasked portion of the polycrystalline silicon film. Process. 0 A step of annealing to diffuse impurities in the polycrystalline silicon film from the region with higher impurity concentration to the region with lower impurity concentration. @ After the 0 step, a step of selectively removing polycrystalline silicon from each portion to become the insulating isolation region and the semiconductor region by utilizing a difference in etching rate due to a difference in impurity concentration. (g) A step of selectively removing the oxidation-resistant film using partially remaining polycrystalline silicon as a mask material to form the insulating isolation region. A step of forming the semiconductor region by selectively removing the oxidation-resistant film in the portion to become the semiconductor region using the same partial polycrystalline silicon as the mask material as in the O(g) step. 2. The method of manufacturing a self-aligned semiconductor device according to claim 1, wherein the polycrystalline silicon is converted into an oxide during selective removal of the oxidation-resistant film in step (F). 3. The method of manufacturing a self-aligned semiconductor device according to claim 1, wherein the mask in step 13) covers each portion that is to become the insulating isolation region and the semiconductor region. 4. 2. The method of manufacturing a self-aligned semiconductor device according to claim 1, wherein said impurity is boron. 5. Manufacturing a self-aligned semiconductor device according to claim 1, wherein the mask 'VC defining the insulation isolation region and the semiconductor region also includes a contact hole for a semiconductor region other than the semiconductor region. Method. 6. The method of manufacturing a self-aligned semiconductor device according to claim 5, wherein the semiconductor region is an emitter and another semiconductor region is a paste.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8402884A JPS60229370A (en) | 1984-04-27 | 1984-04-27 | Manufacture of self-alignment type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8402884A JPS60229370A (en) | 1984-04-27 | 1984-04-27 | Manufacture of self-alignment type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229370A true JPS60229370A (en) | 1985-11-14 |
| JPH0564457B2 JPH0564457B2 (en) | 1993-09-14 |
Family
ID=13819087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8402884A Granted JPS60229370A (en) | 1984-04-27 | 1984-04-27 | Manufacture of self-alignment type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229370A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199257A (en) * | 1987-09-14 | 1989-04-18 | Motorola Inc | Manufacture of bipolar semiconductor device in silicide contact |
-
1984
- 1984-04-27 JP JP8402884A patent/JPS60229370A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199257A (en) * | 1987-09-14 | 1989-04-18 | Motorola Inc | Manufacture of bipolar semiconductor device in silicide contact |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564457B2 (en) | 1993-09-14 |
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