JPH0576769B2 - - Google Patents
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体装置の製造技術、特にバイ
ポーラ型半導体装置の製造に適用して有効な技術
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a technology for manufacturing semiconductor devices, particularly a technology effective when applied to manufacturing bipolar semiconductor devices.
［背景技術］
一般に、アイソプレーナ構造のバイポーラトラ
ンジスタでは、ベースおよびエミツタの各領域の
形成に関して、ベース領域形成のためのホトマス
クとエミツタ領域形成のためのホトマスクとを
各々別箇に用いている。これらホトマスクのパタ
ーン相互間には、ウオールドエミツタ構造による
エミツタとコレクタとのシヨートを防止するため
の本来的余裕に加えて、マスク合わせ精度の考慮
が必要であり、通常、たとえば4μｍ程度のマス
ク合わせ余裕をもたせている。そのため、ベース
面積が大きくなり、寄生容量が増大するという問
題があつた。また、ホトリソグラフイ技術ではた
とえばパターン幅1.5μｍ程度の開口が限界であ
り、そのためにエミツタ穴についてもそれより小
さく形成することが困難であつた。この結果、内
部ベース抵抗の低減にも限界を生じていた。[Background Art] Generally, in a bipolar transistor having an isoplanar structure, a photomask for forming a base region and a photomask for forming an emitter region are used separately for forming each of the base and emitter regions. In addition to the inherent margin between the patterns of these photomasks to prevent shortening between the emitter and the collector due to the wall emitter structure, consideration must be given to mask alignment accuracy. There is plenty of room for matching. Therefore, there was a problem that the base area became large and the parasitic capacitance increased. Furthermore, the limit of photolithography is an opening with a pattern width of about 1.5 μm, for example, and it has been difficult to make the emitter hole smaller than that. As a result, there is a limit to the reduction in internal base resistance.
［発明の目的］
本発明の目的は、ベース面積およびエミツタ穴
の幅をより小さくすることができ、寄生容量およ
び内部ベース抵抗をより低減して高性能化する上
で有効な製造技術を提供することにある。[Object of the Invention] An object of the present invention is to provide a manufacturing technique that is effective in reducing the base area and the width of the emitter hole, further reducing parasitic capacitance and internal base resistance, and improving performance. There is a particular thing.
本発明の他の目的は、バイポーラ型半導体装置
の高集積化および高速化を実現可能にする製造技
術を提供することにある。 Another object of the present invention is to provide a manufacturing technique that enables higher integration and higher speed of bipolar semiconductor devices.
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［発明の概要］
この出願において開示される発明のうち代表的
なものの概要を簡単に説明すれば、下記のとおり
である。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、半導体基体の一面に形成された絶縁
膜の上に、ノンドープの多結晶シリコン下層膜お
よび多結晶シリコン上層膜とこの上層膜をマスク
するための堆積膜を積層し、この堆積膜に素子ア
イソレーシヨンのエミツタ穴およびベース穴とを
１枚のホトマスクを用いて同時にパターンニング
して、このパターンに基づいて素子領域とエミツ
タ穴およびベース穴とを形成するようにしたの
で、マスク合わせの余裕を考慮する必要がなくな
り、その分ベース面積を小さくすることができ、
また、多結晶シリコン下層膜と多結晶シリコン上
層膜への導入不純物の横方向拡散量によつてエミ
ツタ穴の幅を小さくして、前記目的を達成するも
のである。 That is, a non-doped polycrystalline silicon lower layer film, a polycrystalline silicon upper layer film, and a deposited film for masking this upper layer film are laminated on an insulating film formed on one surface of a semiconductor substrate, and device isolators are formed on this deposited film. By patterning the emitter hole and base hole of the rayon at the same time using one photomask, and forming the element region, emitter hole, and base hole based on this pattern, the margin for mask alignment can be increased. There is no need to consider this, and the base area can be reduced accordingly.
Further, the above object is achieved by reducing the width of the emitter hole by the amount of lateral diffusion of impurities introduced into the polycrystalline silicon lower layer film and the polycrystalline silicon upper layer film.
［実施例］
第１図〜第６図はこの発明の一実施例を工程順
に示す断面図で、拡散抵抗とともにバイポーラト
ランジスタを形成する製造プロセスを示してい
る。[Embodiment] FIGS. 1 to 6 are cross-sectional views showing an embodiment of the present invention in the order of steps, showing a manufacturing process for forming a bipolar transistor together with a diffused resistor.
（第１図を参照して）
半導体基体１は、図示しないが、Ｐ型シリコン
基板の一面にN+型の埋込み層を有し、その上に
N-型のエピタキシヤル層を有する公知のもので
ある。(Refer to FIG. 1) Although not shown, the semiconductor substrate 1 has an N + type buried layer on one surface of a P type silicon substrate, and an N + type buried layer on one surface of the P type silicon substrate.
This is a known type having an N - type epitaxial layer.
このような半導体基体１のエピタキシヤル層の
上に、下地膜として絶縁性の二酸化シリコン
（SiO2）膜２と窒化シリコン（Si3N4）膜３を順
次形成し、その上に、ノンドープの多結晶シリコ
ン下層膜４、耐酸化性のSi3N4膜５、ノンドープ
の多結晶シリコン上層膜６およびSiO2膜７を順
次堆積させる。Si3N4膜５は後述のアイソレーシ
ヨン酸化の際に多結晶シリコーン下層膜４のマス
クとして機能する。これらの各膜の厚さについて
は、下地膜としてのSiO2膜２およびSi3N4膜３は
たとえばそれぞれ50nｍおよび100nｍ程度とす
る。また、多結晶シリコン下層膜４および上層膜
６と最上層のSiO2膜７は200nｍ程度とし、多結
晶シリコン膜４と６との間のSi3N4膜５は100nｍ
程度とする。 On the epitaxial layer of the semiconductor substrate 1, an insulating silicon dioxide (SiO 2 ) film 2 and a silicon nitride (Si 3 N 4 ) film 3 are sequentially formed as a base film, and a non-doped A polycrystalline silicon lower layer film 4, an oxidation-resistant Si 3 N 4 film 5, a non-doped polycrystalline silicon upper layer film 6 and an SiO 2 film 7 are sequentially deposited. The Si 3 N 4 film 5 functions as a mask for the polycrystalline silicone lower layer film 4 during isolation oxidation to be described later. Regarding the thickness of each of these films, the SiO 2 film 2 and the Si 3 N 4 film 3 as the base film are, for example, about 50 nm and 100 nm, respectively. Further, the polycrystalline silicon lower layer film 4, upper layer film 6, and top layer SiO 2 film 7 are approximately 200 nm thick, and the Si 3 N 4 film 5 between the polycrystalline silicon films 4 and 6 is 100 nm thick.
degree.
このような多層膜を形成した後、最上層の
SiO2膜７のうちの素子領域以外のアイソレーシ
ヨンないしはフイールド部分８とコンタクト穴を
形成すべき部分９，１０，１１を被う部分とをホ
トエツチングにより選択的に取り除く。この実施
例では、９がベース穴を形成すべき部分、１０が
エミツタ穴を形成すべき部分、１１が抵抗のコン
タクト穴を形成すべき部分にそれぞれ対応してい
る。SiO2膜７のこのようなパターニングは１枚
のホトマスクで行なうことができるので、素子領
域とエミツタ穴の形成に関しマスク合わせを行な
う必要がなくなり、したがつてマスク合わせの余
分だけ素子領域すなわちベース面積を小さくする
ことができる。なお、図面左半分においては、バ
イポーラトランジスタ、図面右半分においては抵
抗が形成される。 After forming such a multilayer film, the top layer
The isolation or field portion 8 other than the element region of the SiO 2 film 7 and the portion covering the portions 9, 10, and 11 where the contact hole is to be formed are selectively removed by photoetching. In this embodiment, 9 corresponds to a portion where a base hole is to be formed, 10 corresponds to a portion where an emitter hole is to be formed, and 11 corresponds to a portion where a resistor contact hole is to be formed. Since such patterning of the SiO 2 film 7 can be performed with a single photomask, there is no need to perform mask alignment regarding the formation of the element region and emitter hole. can be made smaller. Note that a bipolar transistor is formed in the left half of the drawing, and a resistor is formed in the right half of the drawing.
SiO2膜７をパターニングした後、コンタクト
穴を形成すべき部分９，１０，１１にホトレジス
ト膜１２を被せて、素子領域以外のフイールド部
分８を被う多結晶シリコン下層膜４Si3N4膜５お
よび多結晶シリコン上層膜６を、SiO2膜７をマ
スクとして選択的に取り除く。この場合のエツチ
ングには、サイドエツチがほとんどない異方性の
ドライエツチング、たとえば反応性イオンエツチ
ングを用いる。 After patterning the SiO 2 film 7, a photoresist film 12 is placed over the portions 9, 10, and 11 where contact holes are to be formed, and a polycrystalline silicon underlayer film 4 Si 3 N 4 film 5 is formed to cover the field portion 8 other than the element region. Then, the polycrystalline silicon upper layer film 6 is selectively removed using the SiO 2 film 7 as a mask. In this case, anisotropic dry etching with almost no side etching, such as reactive ion etching, is used.
（第２図を参照して）
次に、ホトレジスト膜１２を除去してSiO2膜
７の全表面を露出させ、これをマスクとして多結
晶シリコン上層膜６にイオン打込み技術によつて
Ｐ型不純物であるボロンを導入し、ついでアニー
ルすることによつて、ベース穴およびエミツタ穴
を形すべき部分９，１０と抵抗のコンタクト穴を
形成すべき部分１１にドープ領域６ａを形成す
る。この場合、下のSi3N4膜５がボロン導入のス
トツパとして機能し、多結晶シリコン下層膜４へ
の不純物拡散は阻止される。多結晶シリコン上層
膜６におけるボロンの横方向拡散量は、エミツタ
穴の幅を小さくすることからすれば、できるだけ
少なくすることが望ましい。しかし、エミツタ穴
の幅を最終的に決定するのは後に述べるように多
結晶シリコン下層膜４における導入不純物の横方
向拡散量によるので、SiO2膜７のパターンに厳
密に整合させる必要はない。(Refer to FIG. 2) Next, the photoresist film 12 is removed to expose the entire surface of the SiO 2 film 7, and using this as a mask, the polycrystalline silicon upper film 6 is doped with P-type impurities by ion implantation. Doped regions 6a are formed in portions 9 and 10 where base holes and emitter holes are to be formed and in portion 11 where resistor contact holes are to be formed by introducing boron, which is , and then annealing. In this case, the underlying Si 3 N 4 film 5 functions as a stopper for boron introduction, and impurity diffusion into the polycrystalline silicon lower film 4 is prevented. The amount of lateral diffusion of boron in the polycrystalline silicon upper layer film 6 is desirably as small as possible from the viewpoint of reducing the width of the emitter hole. However, since the width of the emitter hole is ultimately determined by the amount of lateral diffusion of the introduced impurity in the polycrystalline silicon underlayer film 4, as will be described later, it is not necessary to strictly match the pattern of the SiO 2 film 7.
（第３図を参照して）
次に、下地膜であるSi3N4膜３のうちのフイー
ルド部分８を被う部分を、最上層のSiO2膜７を
マスクとしてたとえばリン酸を用いたウエツトエ
ツチングによつて取り除く。この場合、Si3N4と
Siの各エツチング速度はSi3N4の方がよりきわめ
て大きいので、多結晶シリコンはわずかにエツチ
オフされるだけである。フイールド部分８の
Si3N4膜３を選択的に取り除いた後、最上層の
SiO2膜７を除去し、ついで、多結晶シリコン上
層膜６のうちのノンドープ領域のみを、不純物濃
度差によるエツチングレートのちがいを利用して
選択的に取り除き、ドープ領域６ａのみを残す。
この場合、エツチング液としてはヒドラジンを用
いることができる。この場合、多結晶シリコン下
層膜４の側面露出部分も、いく分エツチングされ
る。(Refer to FIG. 3) Next, the portion of the Si 3 N 4 film 3 that is the base film that covers the field portion 8 is coated with phosphoric acid, for example, using the uppermost SiO 2 film 7 as a mask. Remove by wet etching. In this case, Si 3 N 4 and
Since the etching rate of Si is much higher for Si 3 N 4 , the polycrystalline silicon is only slightly etched off. field part 8
After selectively removing the Si 3 N 4 film 3, the top layer
The SiO 2 film 7 is removed, and then only the non-doped region of the polycrystalline silicon upper film 6 is selectively removed using the difference in etching rate due to the difference in impurity concentration, leaving only the doped region 6a.
In this case, hydrazine can be used as the etching solution. In this case, the side exposed portions of the polycrystalline silicon underlayer film 4 are also etched to some extent.
（第４図を参照して）
次に、Si3N4膜５をマスクとして全面を酸化
し、フイールド部分８に厚いアイソレーシヨン酸
化膜１３を形成する。図中では、アイソレーシヨ
ン酸化膜１３は模式的に示してある。この酸化
で、多結晶シリコン上層膜６の残部６ａは酸化さ
れ、SiO2になる。このようなアイソレーシヨン
酸化の後に、酸化膜１３および６ａをマスクとし
て、Si3N4膜５のうちの表面に露出している部分
を、たとえば異方性のドライエツチングで選択的
に取り除く。ついで、Si3N4膜５を取り除いた部
分を通して、多結晶シリコン下層膜４にイオン打
込み技術によつてＰ型不純物としてのボロンを導
入する。この場合のイオン打みは比較的低エネル
ギーで行ない、ボロンが多結晶シリコン上層膜６
の残部６ａ下に入り込まぬように多結晶シリコン
下層膜４に十分に導入されるようにする。次に、
同一のルートで再びイオン打込み技術によつてボ
ロンを打込む。この場合のイオン打込みは高濃度
かつ高エネルギーで行ない、半導体基体１の表面
部分にP+型の高濃度不純物領域１４が形成され
るようにする。このような２段階のイオン打込み
の後、たとえば800℃程度でアニールすることに
よつて、多結晶シリコン下層膜４にドープ領域４
ａとノンドープ領域４ｂを形成するとともに、半
導体基体１の表面に高濃度不純物領域１４を形成
する。多結晶シリコン下層膜４のノンドープ領域
４ｂの幅はエミツタ穴の幅を決定するもので、こ
れはドープ領域４ａの横方向拡散量によつて決め
られる。この横方向拡散量はボロンのドーズ量お
よびアニール条件によつて制御でき、サブミクロ
ンオーダの幅にすることが可能である。(See FIG. 4) Next, the entire surface is oxidized using the Si 3 N 4 film 5 as a mask to form a thick isolation oxide film 13 on the field portion 8. In the figure, the isolation oxide film 13 is schematically shown. Through this oxidation, the remaining portion 6a of the polycrystalline silicon upper layer film 6 is oxidized and becomes SiO 2 . After such isolation oxidation, the portions of the Si 3 N 4 film 5 exposed on the surface are selectively removed by, for example, anisotropic dry etching using the oxide films 13 and 6a as masks. Next, boron as a P-type impurity is introduced into the polycrystalline silicon lower film 4 through the portion where the Si 3 N 4 film 5 has been removed by ion implantation technology. In this case, the ion implantation is performed with relatively low energy, and the boron is
The polycrystalline silicon lower layer film 4 should be sufficiently introduced so as not to penetrate under the remaining portion 6a. next,
Boron is implanted again using the same route using ion implantation technology. In this case, the ion implantation is performed at high concentration and high energy so that a P + type high concentration impurity region 14 is formed in the surface portion of the semiconductor substrate 1. After such two-step ion implantation, doped regions 4 are formed in the polycrystalline silicon underlayer film 4 by annealing at, for example, about 800°C.
In addition to forming a non-doped region 4b, a high concentration impurity region 14 is formed on the surface of the semiconductor substrate 1. The width of the non-doped region 4b of the polycrystalline silicon underlayer film 4 determines the width of the emitter hole, which is determined by the amount of lateral diffusion of the doped region 4a. The amount of lateral diffusion can be controlled by the boron dose and annealing conditions, and can be made into a width on the order of submicrons.
（第５図を参照して）
次に、アイソレーシヨン酸化でSiO2化した多
結晶シリコン上層膜６の残部６ａを取り除き、つ
いで、その下のSi3N4膜５を除去した後、不純物
濃度差によるエツチングレートのちがいを利用し
て、多結晶シリコン下層膜４のうちのノンドープ
領域４ｂを選択的に取り除く。次に、多結晶シリ
コン下層膜４のうちの残部（ドープ領域）４ａを
マスクとして、下地膜のうちのSi3N4膜３をたと
えば異方性のドライエツチングで選択的に取り除
く。ついで、多結晶シリコン下層膜４の残部４ａ
を除去して、第５図に示す状態を得る。(Refer to FIG. 5) Next, the remaining portion 6a of the polycrystalline silicon upper layer 6, which has been converted into SiO 2 by isolation oxidation, is removed, and then the Si 3 N 4 film 5 below it is removed. Using the difference in etching rate due to the difference in concentration, the non-doped region 4b of the polycrystalline silicon lower layer film 4 is selectively removed. Next, using the remaining portion (doped region) 4a of the polycrystalline silicon underlayer film 4 as a mask, the Si 3 N 4 film 3 of the base film is selectively removed by, for example, anisotropic dry etching. Next, the remaining portion 4a of the polycrystalline silicon lower layer film 4 is
is removed to obtain the state shown in FIG.
（第６図を参照して）
次に、コレクタコンタクト穴を形成すべき部分
１５（第５図）を通してイオン打込み技術により
Ｎ型不純物としてのひ素を半導体基体１に導入
し、ついでアニールすることによつてN+型コレ
クタ引上げ部（図示しない）を形成した後、表面
に露出しているSiO2膜２を選択的に取り除いて、
ベース穴１６、エミツタ穴１７、コレクタ穴１
８、抵抗のコンタクト穴１９を形成する。次に、
全面にノンドープの多結晶シリコン２０を堆積し
た後、各開口１６，１７，１８，１９の部分以外
の多結晶シリコン２０を選択的に取り除く。つい
で、ベース穴１６、エミツタ穴１７、抵抗のコン
タクト穴１９を塞ぐ多結晶シリコン２０を通し
て、イオン打込みによりＰ型不純物であるボロン
を半導体基体１の表面に導入する。これにより、
P+型の高濃度不純物領域１４相互間が接続され
て、トランジスタ形成領域（図面左半分）にあつ
てはベース領域が形成され、抵抗形成領域（図面
右半分）にあつてはＰ型抵抗が形成されることに
なる。次に、エミツタ穴１７を通してイオン打込
みによりＮ型不純物であるひ素を導入し、エミツ
タ領域２１を形成する。なお、コレクタ穴１８の
部分の多結晶シリコン２０については、エミツタ
領域２１の形成の際に導電性をもたせるようにす
る。その後は周知の電極形成技術や、層間絶縁膜
形成技術を用いてバイポーラ型の半導体装置が完
成する。(See FIG. 6) Next, arsenic as an N-type impurity is introduced into the semiconductor substrate 1 by ion implantation technique through the portion 15 where the collector contact hole is to be formed (FIG. 5), and then annealing is performed. Therefore, after forming the N + type collector pulling part (not shown), the SiO 2 film 2 exposed on the surface was selectively removed.
Base hole 16, emitter hole 17, collector hole 1
8. Form a contact hole 19 for the resistor. next,
After depositing non-doped polycrystalline silicon 20 over the entire surface, polycrystalline silicon 20 other than the portions of each opening 16, 17, 18, and 19 is selectively removed. Next, boron, which is a P-type impurity, is introduced into the surface of the semiconductor substrate 1 by ion implantation through the polycrystalline silicon 20 that closes the base hole 16, the emitter hole 17, and the contact hole 19 of the resistor. This results in
P + -type high concentration impurity regions 14 are connected to each other, forming a base region in the transistor formation region (left half of the drawing), and forming a P-type resistor in the resistance formation region (right half of the drawing). will be formed. Next, arsenic as an N-type impurity is introduced through the emitter hole 17 by ion implantation to form the emitter region 21. Note that the polycrystalline silicon 20 in the collector hole 18 is made conductive when the emitter region 21 is formed. Thereafter, a bipolar semiconductor device is completed using well-known electrode formation techniques and interlayer insulating film formation techniques.
［効果］
(1) 素子領域とエミツタ穴とを１枚のホトマスク
でパターニングするようにしたので、マスク合
わせの余裕を考慮する必要がなくなり、その分
ベース面積を小さくすることができ、寄生容量
の低減、素子面積の低減が可能となる。[Effects] (1) Since the element area and emitter hole are patterned using a single photomask, there is no need to consider mask alignment margins, and the base area can be reduced accordingly, reducing parasitic capacitance. This makes it possible to reduce the size of the device and reduce the device area.
(2) エミツタ穴の幅を多結晶シリコン膜における
導入不順物の横方向拡散量で決定するようにし
たので、サブミクロンのオーダで形成すること
も可能であり、内部ベース抵抗をより低減する
ことができる。(2) Since the width of the emitter hole is determined by the amount of lateral diffusion of introduced impurities in the polycrystalline silicon film, it is possible to form it on the order of submicrons, further reducing the internal base resistance. I can do it.
(3) (1)および(2)により素子の高集積化を実現する
ことが可能である。(3) By (1) and (2), it is possible to achieve high integration of elements.
(4) (1)および(2)により素子の高速化を図ることが
可能である。(4) By (1) and (2), it is possible to increase the speed of the device.
以上この発明を実施例に基づき具体的に説明し
たが、この発明は上記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。 Although this invention has been specifically described above based on examples, it goes without saying that this invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof.
［利用分野］
この発明は、バイポーラ型の半導体装置に広く
適用することができ、装置の微細化および性能向
上に有効に寄与するものである。[Field of Application] The present invention can be widely applied to bipolar semiconductor devices, and effectively contributes to miniaturization and performance improvement of devices.
第１図〜第６図はこの発明の一実施例を工程順
に示す断面図である。
１……半導体基体、２，３……絶縁膜（SiO2
膜、Si3N4膜）、４……多結晶シリコン下層膜、
４ａ……ドープ領域、４ｂ……ノンドープ領域、
５……耐酸化性膜（Si3N4膜）、６……多結晶シ
リコン上層膜、６ａ……ドープ領域、７……堆積
膜（SiO2膜）、８……フイールド部分、９……ベ
ースを形成すべき部分、１０……エミツタを形成
すべき部分、１１……コンタクト穴を形成すべき
部分、１２……ホトレジスト膜、１３……アイソ
レーシヨン酸化膜、１４……高濃度不純物領域、
１５……コレクタコンタクトを形成すべき部分、
１６……ベース穴、１７……エミツタ穴。
FIGS. 1 to 6 are cross-sectional views showing an embodiment of the present invention in the order of steps. 1... Semiconductor substrate, 2, 3... Insulating film (SiO 2
film, Si 3 N 4 film), 4...polycrystalline silicon lower layer film,
4a...Doped region, 4b...Non-doped region,
5... Oxidation resistant film (Si 3 N 4 film), 6... Polycrystalline silicon upper layer film, 6a... Doped region, 7... Deposited film (SiO 2 film), 8... Field portion, 9... Portion where a base is to be formed, 10... Portion where an emitter is to be formed, 11... Portion where a contact hole is to be formed, 12... Photoresist film, 13... Isolation oxide film, 14... High concentration impurity region ,
15... Portion where collector contact is to be formed,
16...Base hole, 17...Emitsuta hole.
Claims (1)
にエミツタ、ベース、コレクタの各領域を形成す
るに際して、以下の各工程をとることを特徴とす
る半導体装置の製造方法。 (A) 前記半導体基体の一面に２層の絶縁膜を介し
てノンドープの多結晶シリコン下層膜、耐酸化
性膜、ノンドープの多結晶シリコン上層膜およ
び堆積膜とを順次形成し、素子形成領域以外の
フイールド部分とエミツタ穴およびベース穴を
形成すべき部分の上を被う前記堆積膜を選択的
に取り除いた後、前記フイールド部分を被う多
結晶シリコン下層膜、耐酸化性膜および多結晶
シリコン上層膜を選択的に取り除く工程。 (B) (A)工程後、前記堆積膜をマスクとして多結晶
シリコン上層膜に不純物を導入し、ドープ領域
を形成する工程。 (C) (B)工程後、前記堆積膜を取り除き、不純物濃
度差によるエツチングレートのちがいを利用し
て前記多結晶シリコン上層膜のうちのノンドー
プ領域を選択的に除去する工程。 (D) (C)工程によつて表面に露出する耐酸化性膜を
マスクとして、アイソレーシヨン酸化膜を形成
し、さらに熱酸化し多結晶シリコン上層膜のド
ープ領域を酸化シリコン膜にかえ、ついで、前
記耐酸化性膜のうちの表面露出部分を選択的に
取り除いた後、この除去部分を通して多結晶シ
リコン下層膜および半導体基体に不純物を導入
し、エミツタ穴およびベース穴を形成すべき部
分以外の多結晶シリコン下層膜の部分にドープ
領域、半導体基体の表面部分に高濃度不純物領
域をそれぞれ形成する工程。 (E) (D)工程後、前記多結晶シリコン下層膜の全表
面を露出させ、不純物濃度差によるエツチング
レートのちがいを利用してノンドープ領域を取
り除く工程。 (F) (E)工程後、前記多結晶シリコン下層膜をマス
クとして半導体基体表面の２層の絶縁膜のうち
上層の絶縁膜を除去したのち、前記多結晶シリ
コン下層膜を取り除く工程。 (G) ２層の絶縁膜のうち上層の絶縁膜をマスクと
して、コレクタコンタクト穴を形成すべき部分
の半導体基板の表面に不純物を導入する工程。 (H) (G)工程後、２層の絶縁膜のうち、上層の絶縁
膜をマスクとして下層の絶縁膜を除去し、エミ
ツタ穴、およびベース穴を形成し、ベース穴お
よびエミツタ穴から不純物を導入することによ
つて前記高濃度不純物領域を接続してベース領
域を形成し、さらにエミツタ穴から不純物を導
入することによつてエミツタ領域を形成する工
程。 ２ (A)工程における堆積膜の選択的除去を１回の
ホトエツチングで行なうことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 ３ 前記エミツタ穴の幅を、(D)工程における多結
晶シリコン下層膜内の導入不純物の横方向拡散量
によつて制御することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。[Scope of Claims] 1. A method for manufacturing a semiconductor device, characterized in that the following steps are taken when forming emitter, base, and collector regions in order from the surface of an element formation region of a semiconductor substrate. (A) A non-doped polycrystalline silicon lower layer film, an oxidation-resistant film, a non-doped polycrystalline silicon upper layer film, and a deposited film are sequentially formed on one surface of the semiconductor substrate via two insulating films, except for the element formation area. After selectively removing the deposited film covering the field part and the part where the emitter hole and base hole are to be formed, the polycrystalline silicon underlayer film, oxidation-resistant film, and polycrystalline silicon covering the field part are removed. A process that selectively removes the upper layer. (B) After step (A), a step of introducing impurities into the polycrystalline silicon upper layer film using the deposited film as a mask to form a doped region. (C) After the step (B), a step of removing the deposited film and selectively removing a non-doped region of the polycrystalline silicon upper layer film by utilizing a difference in etching rate due to a difference in impurity concentration. (D) Using the oxidation-resistant film exposed on the surface in step (C) as a mask, an isolation oxide film is formed, and further thermal oxidation is performed to change the doped region of the polycrystalline silicon upper layer film to a silicon oxide film. Then, after selectively removing the exposed surface portion of the oxidation-resistant film, impurities are introduced into the polycrystalline silicon lower layer film and the semiconductor substrate through the removed portion, and the portions other than those where the emitter hole and the base hole are to be formed are introduced. A step of forming a doped region in a portion of the polycrystalline silicon lower layer film and a high concentration impurity region in a surface portion of the semiconductor substrate. (E) After the step (D), a step of exposing the entire surface of the polycrystalline silicon underlayer film and removing the non-doped region by utilizing the difference in etching rate due to the difference in impurity concentration. (F) After the step (E), using the polycrystalline silicon lower layer film as a mask, remove the upper insulating film of the two layers of insulating films on the surface of the semiconductor substrate, and then remove the polycrystalline silicon lower layer film. (G) A step of introducing impurities into the surface of the semiconductor substrate where the collector contact hole is to be formed, using the upper insulating film of the two-layer insulating film as a mask. (H) After the (G) process, the lower insulating film of the two layers of insulating films is removed using the upper insulating film as a mask, an emitter hole and a base hole are formed, and impurities are removed from the base hole and the emitter hole. A step of connecting the high concentration impurity regions by introducing impurities to form a base region, and further forming an emitter region by introducing impurities from the emitter hole. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the selective removal of the deposited film in step (A) is carried out by one-time photoetching. 3. Manufacturing a semiconductor device according to claim 1, wherein the width of the emitter hole is controlled by the amount of lateral diffusion of impurities introduced into the polycrystalline silicon lower layer film in the step (D). Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14685084A JPS6126259A (en) | 1984-07-17 | 1984-07-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14685084A JPS6126259A (en) | 1984-07-17 | 1984-07-17 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126259A JPS6126259A (en) | 1986-02-05 |
| JPH0576769B2 true JPH0576769B2 (en) | 1993-10-25 |
Family
ID=15416953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14685084A Granted JPS6126259A (en) | 1984-07-17 | 1984-07-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126259A (en) |
-
1984
- 1984-07-17 JP JP14685084A patent/JPS6126259A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126259A (en) | 1986-02-05 |
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