JPH0126184B2 - - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】 本発明は半導体装置の製法に関する。[Detailed description of the invention] The present invention relates to a method for manufacturing a semiconductor device.
従来、バイポーラ・トランジスタを形成する場
合、ベース領域の内側にはいるようにエミツター
を形成するか、あるいは、エミツター及びベース
の端が重なるような構造をとるか、どちらかの方
法がなされている。しかし、いずれにせよ、これ
らの方法ではエミツター領域とベースのコンタク
ト領域との距離が、フオト・リソグラフイの限界
で制限されている。つまり、一般に3μmルールと
か4μmルールなどによつて制限される。また、さ
らに微細化することはプロセス上あるいはその他
の点で不利な事が多い。このように、フオト・リ
ソグラフイの制限で微細化が困難な為、超高速ト
ランジスターを形成する際、種々のプロセスが考
えられているが、最も重要なことは、単純でかつ
自己整合的にそれらの微細化がなされることであ
る。 Conventionally, when forming a bipolar transistor, the emitter is formed inside the base region, or the ends of the emitter and base overlap. However, in any case, in these methods, the distance between the emitter region and the contact region of the base is limited by the limitations of photolithography. In other words, it is generally limited by the 3μm rule, 4μm rule, etc. Furthermore, further miniaturization is often disadvantageous in terms of process or other aspects. Since miniaturization is difficult due to photolithography limitations, various processes have been considered to form ultrahigh-speed transistors, but the most important thing is to simply and self-align them. The goal is to achieve miniaturization.
本発明は、これらの微細加工を必要とせずか
つ、エミツター領域とベースのコンタクト領域の
距離を自己整合的にサブミクロンで形成でき、さ
らにベース抵抗の低減用の補助ベースの接合深さ
を浅くできるなどの特徴を有するものである。 The present invention does not require these microfabrication processes, can form a submicron distance between the emitter region and the base contact region in a self-aligned manner, and can further reduce the junction depth of the auxiliary base for reducing base resistance. It has the following characteristics.
すなわち、本発明によれば、一導電型の半導体
基板の所望部を耐酸化性絶縁膜を形成し、これを
マスクとして厚い酸化膜を形成し、この耐酸化性
絶縁膜を介して他の導電型の不純物を半導体基板
に導入してベース領域を形成し、その後耐酸化性
絶縁膜の一部を除去し、この除去して露出する部
分に他の導電型の不純物を含有する第１の多晶質
半導体層を設け、この第１の多晶質半導体層を熱
酸化して表面に薄い酸化膜を形成するとともに含
有不純物をベース領域に導入してベース・コンタ
クト領域を形成し、残る耐酸化性絶縁膜の前述の
薄い酸化膜および第１の多晶質半導体層に重なる
部分以外を除去し、この除去して露出するベース
領域をおおい前述の薄い酸化膜上に延在する一導
電型の不純物を含有する第２の多晶質半導体層を
形成し、熱処理によつてこの第２の多晶質半導体
層に含有する不純物をベース領域に導入してエミ
ツタ領域を形成する半導体装置の製法を得る。 That is, according to the present invention, an oxidation-resistant insulating film is formed on a desired portion of a semiconductor substrate of one conductivity type, a thick oxide film is formed using this as a mask, and another conductive film is formed through this oxidation-resistant insulating film. type impurities are introduced into the semiconductor substrate to form a base region, and then a part of the oxidation-resistant insulating film is removed, and a first polycontaining material containing impurities of another conductivity type is introduced into the removed and exposed portion. A crystalline semiconductor layer is provided, and this first polycrystalline semiconductor layer is thermally oxidized to form a thin oxide film on the surface, and containing impurities are introduced into the base region to form a base contact region, and the remaining oxidation-resistant The thin oxide film and the first polycrystalline semiconductor layer are removed from the conductive insulating film, and the base region exposed by this removal is covered with a conductivity type film extending over the thin oxide film. A method for manufacturing a semiconductor device in which a second polycrystalline semiconductor layer containing an impurity is formed and the impurity contained in the second polycrystalline semiconductor layer is introduced into a base region by heat treatment to form an emitter region. obtain.
次に本発明の実施例を説明する前に、自己整合
的にエミツターが形成できる従来のトランジスタ
ーの一例を比較の為に第１図に示す。すなわち、
コレクタ領域（n-型領域）６にベース領域（Ｐ
型領域）５、グラフトベース（P+型領域）７、
エミツタ領域（n+型領域）８が形成され、ここ
に多結晶シリコン配線層２，９がそれぞれ接続さ
れている。そしてエミツター−ベース・コンタク
ト間距離は、分離酸化膜４の寸法で決定される。
つまり、この膜４を形成する時、耐酸化性被膜を
フオト・エツチによりパターニングし、続いて多
晶質シリコンがこの耐酸化性被膜をマスクとして
選択酸化される。このことは、その寸法はフオ
ト・リソグラフイの限界によつて微細化の制限が
なされる。あるいは、選択酸化の際生じる二酸化
シリコンの広がりにも同じく制限されることにな
る。以上のように、素子自体の微細化を行なつて
も、それに見合うだけのエミツター−ベースコン
タクト間距離を縮めることが困難になつてくる。 Next, before describing embodiments of the present invention, an example of a conventional transistor in which an emitter can be formed in a self-aligned manner is shown in FIG. 1 for comparison. That is,
Collector region (n - type region) 6 and base region (P
type area) 5, graft base (P + type area) 7,
An emitter region (n + type region) 8 is formed, to which polycrystalline silicon wiring layers 2 and 9 are respectively connected. The emitter-base contact distance is determined by the dimensions of the isolation oxide film 4.
That is, when forming this film 4, the oxidation-resistant film is patterned by photo-etching, and then polycrystalline silicon is selectively oxidized using this oxidation-resistant film as a mask. This means that miniaturization of the dimensions is limited by the limitations of photolithography. Alternatively, it is also limited by the spread of silicon dioxide that occurs during selective oxidation. As described above, even if the element itself is miniaturized, it becomes difficult to shorten the distance between the emitter and base contact to an extent corresponding to the miniaturization of the element itself.
一方、本発明はこれらの欠点を解消すべく、自
己整合的にかつ微細加工の技術を必要とせずに、
前記例のトランジスターのエミツター−ベースコ
ンタクト距離を縮少できるなどの特徴を有するも
のである。 On the other hand, in order to eliminate these drawbacks, the present invention provides self-alignment and without the need for microfabrication technology.
It has the characteristics that the emitter-base contact distance of the transistor of the above example can be reduced.
次に、本発明の実施例を図を用いて詳細に説明
する。まず、シリコン窒化膜を用いて選択酸化さ
れて形成されたベース領域にそのシリコン窒化膜
上からホウ素をイオン注入することにより、ベー
スを形成する。続いて、ベース・コンタクト部の
シリコン窒化膜を除去し、開孔後、全面に多晶質
シリコンを成長させる。 Next, embodiments of the present invention will be described in detail using figures. First, a base is formed by implanting boron ions onto a silicon nitride film into a base region formed by selective oxidation using a silicon nitride film. Subsequently, the silicon nitride film at the base contact portion is removed, and after opening a hole, polycrystalline silicon is grown over the entire surface.
ここで、１つの実施例を、第２図乃至第６図に
示してある。第１図と同じ機能のところは同じ符
号で示してある。第２図では、不純物無添加多晶
質シリコン２を成長させ、フオト・レジスト１に
より、ベース・コンタクト引き出し領域を除いて
覆う。ここで、レジスト１はシリコン窒化膜３の
端よりも内側になるようにする。理想的には、こ
の距離ａは零でも可能であるが、実際問題として
目合せマージンは必要である。この距離ａが最終
的には、エミツター−ベースコンタクト間距離に
なることが本発明の大きな特徴の１つであり、最
低1μm程度にすることが可能である。そして、該
主面全体にホウ素をイオン打ち込みする。レジス
ト１に被覆されていない領域には高濃度（具体的
には1018cm-3以上）のホウ素が打ち込まれ、グラ
フトベース７が形成される。その後、レジスト１
を剥離し、ホウ素濃度による選択エツチ液（例え
ばKOHなど）により、非打ち込み領域の多晶質
シリコンを除去する。 One embodiment is shown in FIGS. 2-6. Components with the same functions as in FIG. 1 are designated by the same reference numerals. In FIG. 2, undoped polycrystalline silicon 2 is grown and covered with photoresist 1 except for the base contact extraction region. Here, the resist 1 is placed inside the edge of the silicon nitride film 3. Ideally, this distance a could be zero, but as a practical matter, an alignment margin is necessary. One of the major features of the present invention is that this distance a ultimately becomes the emitter-base contact distance, and can be set to at least about 1 μm. Then, boron ions are implanted into the entire main surface. A region not covered by the resist 1 is implanted with boron at a high concentration (specifically, 10 18 cm -3 or higher) to form a graft base 7 . Then resist 1
The polycrystalline silicon in the non-implanted region is removed using a selective etchant (for example, KOH) depending on the boron concentration.
あるいは、この工程でのもう一つの実施例を示
す第７図のように、第２図のフオト・レジスト１
の被覆状況とは逆のネガーポジ関係のパターン、
つまりベース・コンタクト引き出し領域１０のみ
を覆うようにする。その後非被覆領域の多晶質シ
リコンを除去するわけである。ここで、補助ベー
ス用のボロンはパターニングの前後どちらで拡散
を行なつてもよいが、一般的に拡散後パターニン
グする方が望ましい。 Alternatively, as shown in FIG. 7 showing another embodiment of this process, the photo resist 1 of FIG.
A negative-positive relationship pattern that is opposite to the coverage situation of
In other words, only the base contact extraction region 10 is covered. After that, the polycrystalline silicon in the uncovered area is removed. Here, boron for the auxiliary base may be diffused either before or after patterning, but it is generally preferable to perform patterning after diffusion.
このように実施例を２つ（第２図、第７図）示
したが、どちらかの方法により形成されたベース
コンタクト引き出し領域１０の表面を200〜300mm
程度酸化により二酸化シリコン４をつける。この
時、同時に、多晶質シリコン中のホウ素を補助ベ
ース用として、ベースコンタクト部に拡散させ
る。この様子は、第３図に示している。 Although two examples (Fig. 2 and Fig. 7) are shown in this way, the surface of the base contact extraction region 10 formed by either method is 200 to 300 mm.
Silicon dioxide 4 is applied by moderate oxidation. At this time, at the same time, boron in the polycrystalline silicon is diffused into the base contact portion for use as an auxiliary base. This situation is shown in FIG.
次に、第４図で示したように、シリコン窒化膜
３が表出している領域上の該膜４を全面除去す
る。この領域は、エミツターの拡散窓になる。つ
まり、第２図で決定されたパターンにより、自己
整合的にエミツター拡散窓が形成されることにな
る。この様子は第４図に示してある。続いて、全
面にエミツター形成用不純物（例えば、ヒ素）を
含んだ多晶質シリコン９を成長させる。エミツタ
ーを形成し、フオト・レジスト１で第５図のよう
にパターニングする。ここで、フオトレジスト１
のパターニングは、例えば第５図で示した通り、
完全にベース・コンタクト部の真上に掛つていて
も何ら問題はない。このことは、微細加工技術を
用いなくてもエミツター−ベース・コンタクト間
距離を微細にでき、その後の配線敷設に十分なマ
ージンを持たせることが可能になる。この特徴は
本発明の大きな特徴の一つであり、4μmルールを
用いても微細化を可能にしている。 Next, as shown in FIG. 4, the entire surface of the silicon nitride film 4 on the exposed region is removed. This region becomes the emitter's diffusion window. In other words, the emitter diffusion window is formed in a self-aligned manner by the pattern determined in FIG. 2. This situation is shown in FIG. Subsequently, polycrystalline silicon 9 containing emitter-forming impurities (eg, arsenic) is grown over the entire surface. An emitter is formed and patterned with photoresist 1 as shown in FIG. Here, photoresist 1
For example, as shown in FIG.
There is no problem even if it hangs completely above the base contact part. This allows the distance between the emitter and the base to be made fine without using microfabrication technology, and it becomes possible to provide a sufficient margin for subsequent wiring installation. This feature is one of the major features of the present invention, and allows miniaturization even when using the 4 μm rule.
第６図は、エミツター・コンタクトの多晶質シ
リコンをマスクに用い、ベース・コンタクト引き
出し領域１０の配線とのコンタクト部の二酸化シ
リコン層４を全面除去した結果を示している。 FIG. 6 shows the result of completely removing the silicon dioxide layer 4 at the contact portion with the wiring in the base contact lead-out region 10 using the polycrystalline silicon of the emitter contact as a mask.
最後に、第８図にもう一つの実施例を示す。こ
れは前述の第２図〜第７図の手順で行なわれる
が、エミツター８及びそのコンタクト引き出し多
晶質シリコン９の両側に、補助用ベース７及びベ
ース・コンタクト引き出し領域２を有している。
この場合も、前述の例と同様の設計ルール及び手
法によつて作られる。 Finally, another embodiment is shown in FIG. This is carried out according to the procedure shown in FIGS. 2 to 7 described above, but an auxiliary base 7 and a base contact extraction region 2 are provided on both sides of the emitter 8 and its contact extraction polycrystalline silicon 9.
This case is also created using the same design rules and techniques as in the previous example.
第１図はエミツターを自己整合的形成できる従
来のトランジスタを示す断面図である。第２図か
ら第６図までは本発明の製法の実施例を工程の手
順に従つて示した断面図である（但し、ベース形
成までの工程については省いている）。また第７
図は第２図と異なる製法による実施例を示す。従
つて、それ以降の構造及び製法に関しては、第３
図から第６図と同様である。そして、第８図はベ
ース・コンタクトを二つ有する場合の実施例の最
終的な構造を示す。この間の、工程は第２図ない
し第６図で示した手順で行なうものである。
尚、図において、１……フオト・レジスト、２
……多晶質シリコン（ホウ素添加あるいは無添
加）、３……シリコン窒化膜、４……二酸化シリ
コン、５……ベース領域（ｐ型領域）、６……コ
レクター領域（n-型領域）、７……ベース抵抗低
減補助用ベース領域（グラフト・ベース、p+型
領域）、８……エミツタ領域（n+型領域）、９…
…ヒ素添加多晶質シリコン、１０……ベース・コ
ンタクト引き出し領域（p+多晶質シリコン）、ａ
……エミツター−ベース・コンタクト間距離、で
ある。
FIG. 1 is a sectional view showing a conventional transistor in which an emitter can be formed in a self-aligned manner. 2 to 6 are cross-sectional views showing an embodiment of the manufacturing method of the present invention according to the process steps (however, the steps up to base formation are omitted). Also the 7th
The figure shows an example using a manufacturing method different from that in FIG. 2. Therefore, regarding the subsequent structure and manufacturing method, please refer to Part 3.
It is similar to FIG. FIG. 8 shows the final structure of the embodiment in which there are two base contacts. During this time, the steps are performed in accordance with the procedures shown in FIGS. 2 to 6. In the figure, 1... photo resist, 2
...Polycrystalline silicon (boron-doped or undoped), 3...Silicon nitride film, 4...Silicon dioxide, 5...Base region (p-type region), 6...Collector region (n - type region), 7... Base region for assisting base resistance reduction (graft base, p + type region), 8... Emitter region (n + type region), 9...
...Arsenic-doped polycrystalline silicon, 10...Base contact extraction region (p + polycrystalline silicon), a
...the emitter-base contact distance.
Claims (1)
１の領域の所望部分の表面に耐酸化性の絶縁膜を
形成する工程と、該耐酸化性の絶縁膜をマスクと
して前記半導体基板の表面を酸化して厚い酸化膜
を形成する工程と、該厚い酸化膜を形成後、前記
耐酸化性の絶縁膜を通して他の導電型の不純物を
前記第１の領域の上層部分に導入して前記他の導
電型のベース領域を形成する工程と、該ベース領
域上の前記耐酸化性の絶縁膜の一部を除去して該
ベース領域の一部を露出する工程と、該露出する
ベース領域をおおいかつ前記耐酸化性の絶縁膜の
大部分をおおわないように前記他の導電型の不純
物を含む第１の多晶質半導体層を形成する工程
と、該第１の多晶質半導体層を熱酸化することに
より、該第１の多晶質半導体層の表面に薄い酸化
膜を形成するとともに前記ベース領域の一部にベ
ース・コンタクト用高濃度領域を形成する工程
と、前記薄い酸化膜をマスクとして前記耐酸化性
の絶縁膜を除去して前記ベース領域の他の一部を
露出する工程と、少くとも該露出するベース領域
の他の一部をおおいかつ前記薄い酸化膜上に延在
する前記一導電型の不純物を含む第２の多晶質半
導体層を形成する工程と、その後、熱処理により
前記第２の多晶質半導体層中の前記不純物を前記
ベース領域の他の一部に導入してエミツタ領域を
形成する工程とを含むことを特徴とする半導体装
置の製法。 ２ 前記第１の多晶質半導体層は、全面に多晶質
半導体層を形成後、ベース電極およびリードとし
て用いる部分に前記他の導電型の不純物を導入
し、その後不純物濃度の違いによるエツチング割
合の違いを利用して選択エツチングして形成され
ており、かつ、前記第１の多晶質半導体層上の薄
い酸化膜は前記第２の多晶質半導体層をマスクと
して除去されることを特徴とする特許請求の範囲
第１項記載の半導体装置の製法。[Claims] 1. A step of forming an oxidation-resistant insulating film on the surface of a desired portion of the first region of a semiconductor substrate having a region of one conductivity type, and using the oxidation-resistant insulating film as a mask. oxidizing the surface of the semiconductor substrate to form a thick oxide film; and after forming the thick oxide film, impurities of another conductivity type are introduced into the upper layer portion of the first region through the oxidation-resistant insulating film; forming a base region of the other conductivity type; removing a portion of the oxidation-resistant insulating film on the base region to expose a portion of the base region; and exposing the base region. forming a first polycrystalline semiconductor layer containing an impurity of the other conductivity type so as to cover the base region and not covering most of the oxidation-resistant insulating film; forming a thin oxide film on the surface of the first polycrystalline semiconductor layer by thermally oxidizing the polycrystalline semiconductor layer, and forming a high concentration region for a base contact in a part of the base region; removing the oxidation-resistant insulating film using a thin oxide film as a mask to expose another part of the base region; covering at least the other part of the exposed base region and the thin oxide film; forming a second polycrystalline semiconductor layer containing impurities of one conductivity type extending above; and then heat treatment to remove the impurities in the second polycrystalline semiconductor layer other than the base region. 1. A method for manufacturing a semiconductor device, comprising the step of: forming an emitter region by introducing the emitter into a part of the semiconductor device. 2. In the first polycrystalline semiconductor layer, after forming a polycrystalline semiconductor layer on the entire surface, impurities of the other conductivity type are introduced into the portions used as base electrodes and leads, and then the etching rate is adjusted depending on the difference in impurity concentration. The thin oxide film on the first polycrystalline semiconductor layer is removed using the second polycrystalline semiconductor layer as a mask. A method for manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
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|---|---|---|---|
| JP7165381A JPS5866358A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device and manufacture thereof |
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| JP7165381A JPS5866358A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device and manufacture thereof |
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| JPS5866358A JPS5866358A (en) | 1983-04-20 |
| JPH0126184B2 true JPH0126184B2 (en) | 1989-05-22 |
Family
ID=13466776
Family Applications (1)
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| JP7165381A Granted JPS5866358A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device and manufacture thereof |
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| JPS56157043A (en) * | 1980-05-06 | 1981-12-04 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866358A (en) | 1983-04-20 |
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