JPS6038871A - Manufacture of bipolar type semiconductor device - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
Description
【発明の詳細な説明】
［技術分野］
この発明はグラフ１−ベース領域をもつ１〜ランジスタ
を含むバイポーラ型半導体装置の製造技術。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a manufacturing technology for a bipolar semiconductor device including a transistor having a graph 1-base region.
特に高速化および高集積化が要求されるメモリ等を量産
する上で有効な技術に関するものである。In particular, the present invention relates to a technology that is effective in mass-producing memories and the like that require high speed and high integration.
［背景技術］
一般に、ベース抵抗ｒｂｂ・の低減を図る上で有効な技
術として、グラフトベース領域をもつトランジスタ構造
、すなおち、素子形成領域内に表面からエミッタ領域、
真性ベース領域、コレクタ領域の順に配置され、しかも
前記エミッタ領域の周囲に前記真性ベース領域よりも不
純物；農度が高いグラフ１へベース領域を備えた構造が
知らオしている（たとえば、太田邦−二超ＬＳＩ入門、
メーム社、特にｐ８２〜８７参照）。[Background Art] In general, as an effective technique for reducing the base resistance rbb, there is a transistor structure having a graft base region, that is, an emitter region,
A structure is known in which the base region is arranged in the order of the intrinsic base region and the collector region, and the emitter region is surrounded by impurities. - Introduction to two super LSIs,
(See Meme Publishing, especially pages 82-87).
このようなグラフトベース領域を備えたものにあっては
、グラフ１−ベース領域を含むが故にそＡしたけ処理工
程が複雑となるが、グラフトベース領域の利点を有効に
得るために、特に、クラフトベース領域とエミッタ領域
、エミッタ領域と素子間分離領域との各位置合わせを正
確に行なうこと。In the case of a product having such a graft base region, the processing step is complicated because it includes the graph 1 base region, but in order to effectively obtain the advantages of the graft base region, in particular, Accurately align the craft base region and the emitter region, and the emitter region and the element isolation region.
またグラフトベース領域とベース（真性ベース）とを別
々に形成することなどに留意すべきであると考えられる
。It is also considered that care should be taken to form the graft base region and the base (intrinsic base) separately.
［発明の目的コ この発明の目的は、以上のような点に留意し。[Purpose of the invention] The purpose of this invention is to keep the above points in mind.
グラフ１−ベース領域をもち、高速化に適したデバイス
を有効に製造することができる技術を提供することにあ
るに
の発明の前記ならびにそのほかの目的と新規な特徴は、
この明紹書の記述および添付図面から明らかになるであ
ろう。Graph 1 - The above and other objects and novel features of the invention are to provide a technique capable of effectively manufacturing a device having a base area and suitable for high speed.
It will become clear from the description in this introduction and the attached drawings.
［発明の概要］
この明細」・において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりである。[Summary of the Invention] Among the inventions disclosed in this specification, a brief outline of typical inventions is as follows.
すなわち、この発明にあっては、素子間分離領域とエミ
ッタ領域とグラフトベース領域の各間を各々自己整合的
に形成するようにしているが、特に、エミッタ電極の下
地層をなす特定の半導体膜、たとえば多結晶シリコンを
前記グラフトベース形成のためのマスクとして用いるこ
とによって処理工程をも簡略化している。前記半導体膜
はエミッタの拡散源となりうる材料からなり、デバイス
の完成後においてもデバイスの一部、すなわちエミッタ
電極の下地層として残るものである。That is, in this invention, the inter-element isolation region, the emitter region, and the graft base region are each formed in a self-aligned manner, but in particular, a specific semiconductor film forming the base layer of the emitter electrode The processing steps are also simplified by using, for example, polycrystalline silicon as a mask for forming the graft base. The semiconductor film is made of a material that can serve as an emitter diffusion source, and remains as a part of the device, that is, as a base layer for the emitter electrode even after the device is completed.
［実施例］
第１図〜第７図はこの発明の一実施例を処理工程順に示
した処理途中のデバイスの断面図である。[Embodiment] FIGS. 1 to 7 are cross-sectional views of a device in the middle of processing, showing an embodiment of the present invention in the order of processing steps.
（第１図を参照して）
シリコン半導体母体１００はエピタキシャル成長用の面
方位（１００）のＰ型シリコン半導体暴板１と、基Ｍｌ
上にエピタキシャル成長された。厚さ１〜２μｍ程度の
Ｎ−型のシリコン半導体層２とを有する。なお、３はＮ
＋型の埋込み層、４はＰ＋型のチャンネルストッパであ
る。(Refer to FIG. 1) A silicon semiconductor base 100 includes a P-type silicon semiconductor substrate 1 with a plane orientation (100) for epitaxial growth, and a base Ml.
epitaxially grown on top. It has an N-type silicon semiconductor layer 2 with a thickness of about 1 to 2 μm. In addition, 3 is N
The + type buried layer 4 is a P+ type channel stopper.
このような半導体母体１０００半導体層２の表面に、熱
酸化による５ｉ０２からなる薄い絶縁膜５、および化学
的気相成長法によるＳｉ３Ｎ４からなる耐酸化膜６を順
次形成した後、１ＩＦＩ酸化ｖ４６の上に多結晶シリコ
ンからなる部分的なマスク層７を形成する。マスク層７
は、エミッタ領域を形成すべき部分７１と、電気的な分
離のための素子間分離領域を形成すべき部分７２と、ベ
ース領域−コレクタコンタクト領域間を分離するための
コレクタコンタクト分離領域を形成すべき部分７３の各
部分を除く箇所全体を被っている。このマスク層７は同
一のホ１−マスクを用いたホトリソグラフィ技術によっ
て形成されるので、部分７１，７２．７３の各間にはマ
スク合わせ余裕が；１；要である。After sequentially forming a thin insulating film 5 made of 5i02 by thermal oxidation and an oxidation-resistant film 6 made of Si3N4 by chemical vapor deposition on the surface of the semiconductor base 1000 semiconductor layer 2, a layer of 1IFI oxidized v46 is formed. A partial mask layer 7 made of polycrystalline silicon is then formed. Mask layer 7
A portion 71 where an emitter region is to be formed, a portion 72 where an element isolation region for electrical isolation is to be formed, and a collector contact isolation region for isolating between the base region and the collector contact region are formed. It covers the entire area except for each part of the target area 73. Since this mask layer 7 is formed by photolithography using the same mask, a mask alignment margin of 1 is required between each of the portions 71, 72, and 73.
（第２図を参照して）
次に、パターニングされた層７を熱酸化によって完全に
酸化物と化してから、部分７１を含む素子形成領域上を
レジスト８で被う。そして、レジスト８および酸化物と
化した層７をマスクとして、部分７２および７３におけ
る耐酸化膜６を選択的にエツチングし除去する。耐酸化
膜６のエツチングには、異方性の反応性イオンエツチン
グが好適である。(See FIG. 2) Next, the patterned layer 7 is completely converted into an oxide by thermal oxidation, and then the element formation region including the portion 71 is covered with a resist 8. Then, using the resist 8 and the oxide layer 7 as a mask, the oxidation-resistant film 6 in the portions 72 and 73 is selectively etched and removed. Anisotropic reactive ion etching is suitable for etching the oxidation-resistant film 6.
（第３図を参照して）
そこで、レジスト８を除去した後、パターニングされた
耐酸化膜６をマスクとした選択酸化技術によって、厚い
酸化膜（Ｓ ｉ ０２ ）９．１０を形成する。酸化膜
９は電気的分離のための素子間分離領域を構成し、また
酸化膜１０はコレクタコンタクト分離領域を構成するこ
とになる。こうした後、前記酸化物と化した層７を用い
て、下層の耐酸化膜６に対しエミッタ領域を形成すべき
部分の穴あけを行なう。この穴ありについても、異方性
の反応性イオンエツチングが有効である。(See FIG. 3) Therefore, after removing the resist 8, a thick oxide film (S i 02 ) 9.10 is formed by a selective oxidation technique using the patterned oxidation-resistant film 6 as a mask. The oxide film 9 constitutes an isolation region between elements for electrical isolation, and the oxide film 10 constitutes a collector contact isolation region. After this, using the layer 7 which has been turned into an oxide, a hole is formed in the lower oxidation-resistant film 6 at a portion where an emitter region is to be formed. Anisotropic reactive ion etching is also effective for forming holes.
（第４図を参照して）
次に、通常のホトリソグラフィ技術およびＮ型不純物で
あるリンのイオン打込みによってＮ＋型のコレクタコン
タクト領域１１を形成する。つづいて、表面の酸化物Ｗ
Ｊ７および耐酸化膜６を順次エツチングし除去する。な
お、このようなエツチング後、六１２部分の半導体層２
の表面にたとえば５ｎｍ程度のきわめて薄い酸化膜を形
成するようにするならば、その部分の結晶欠陥等の防止
を有効に図ることができる。(See FIG. 4) Next, an N+ type collector contact region 11 is formed by normal photolithography technique and ion implantation of phosphorus, which is an N type impurity. Next, the oxide W on the surface
J7 and the oxidation-resistant film 6 are sequentially etched and removed. Note that after such etching, the semiconductor layer 2 at the 612 portion
If an extremely thin oxide film of, for example, about 5 nm is formed on the surface of the substrate, it is possible to effectively prevent crystal defects and the like in that portion.
（第５図を参照して）
そして、ボロンのイオン打込みによりＰ型のベース領域
（真性ベース）１３を形成した後、前記穴１２の上の部
分に、化学的気相成長法およびホトリソグラフィ技術に
よって多結晶シリコン膜１４を選択的に形成する。穴１
２の部分の薄い酸化膜は事前に除かれる。つづいて、こ
の多結晶シリコン膜１４をマスクとして、イオン打込み
によりＰ型の不純物たとえばボロンを薄い絶縁膜５を通
して導入しＰ１型のグラフトベース領域１５を形成する
。こ肛によって本実施例のベース領域を完成する。グラ
フ１−ベース領域１５は、前述したとおり、ベース抵抗
ｒｂｂ・を低減するためのものであるため、前記真性ベ
ース領域１３よりも高濃度に。(Refer to FIG. 5) After forming a P-type base region (intrinsic base) 13 by boron ion implantation, chemical vapor deposition and photolithography techniques are applied to the upper part of the hole 12. The polycrystalline silicon film 14 is selectively formed by the following steps. hole 1
The thin oxide film at part 2 is removed in advance. Subsequently, using this polycrystalline silicon film 14 as a mask, a P type impurity such as boron is introduced through the thin insulating film 5 by ion implantation to form a P1 type graft base region 15. This completes the base area of this embodiment. Graph 1 - As mentioned above, the base region 15 is for reducing the base resistance rbb·, so it has a higher concentration than the intrinsic base region 13.
たとえば−桁程度高い不純物濃度とする。その結果、グ
ラフ１−ベース領域１５の接合は真性ベース領域１３の
それよりも深くなるが、グラフトベース領域１５と真性
ベース領域１３とを別個に形成しているので、真性ベー
ス領域１３の部分の接合深さは比較的に浅くすることが
できる。なお、このグラフトベース領域１５の形成時に
、拡散抵抗１６を同時に形成することができる。For example, the impurity concentration is set to be an order of magnitude higher. As a result, the graph 1-base region 15 junction is deeper than that of the intrinsic base region 13, but since the graft base region 15 and the intrinsic base region 13 are formed separately, the junction of the intrinsic base region 13 is The junction depth can be relatively shallow. Note that when forming the graft base region 15, the diffused resistor 16 can be formed at the same time.
（第６図を参照して）
次に、良く知られた方法でリンシリケートガラス膜等の
パシベーション膜１７を全面に堆積し、さらにエミッタ
領域を形成すべき部分の窓あけを行ない、前記多結晶シ
リコン膜１４を通してＮ＋型のエミッタ領域１８を形成
する。多ｉＭｉ品シリコン１４への不純物導入は、拡散
によってもイオン打込みによってもよい。エミッタ拡散
の不純物としてひ素を用いるが、多結晶シリコン１１９
４１４を通して拡散させているので、浅い接合となすこ
とができる。(Refer to FIG. 6) Next, a passivation film 17 such as a phosphosilicate glass film is deposited on the entire surface by a well-known method, and a window is opened in the area where the emitter region is to be formed. An N+ type emitter region 18 is formed through the silicon film 14. Impurities may be introduced into the multi-IMi silicon 14 by diffusion or ion implantation. Arsenic is used as an impurity for emitter diffusion, but polycrystalline silicon 119
Since it is diffused through 414, a shallow junction can be formed.
（第７図を参照して）
こうして真性ベース領域１３およびグラフ１〜ベース領
域１５、ならびにエミッタ領域１８を形成した後、ベー
スおよびコレクタコンタク１へ領域等の窓あけを行ない
電極および配線をなすアルミニウム層１９を形成する。(Refer to FIG. 7) After forming the intrinsic base region 13, the graph 1 to the base region 15, and the emitter region 18 in this way, windows are formed in the base and collector contact 1 to form electrodes and wiring. Form layer 19.
エミッタ領域１８の部分のアルミニウム層１９の下には
下地ｆｆ２として多粘晶シリコン膜１４が介在するので
、アルミニウムが半導体Ｍ２中にくい込むことが防止で
き、エミッタ領域１８のシャロー化に有利である。Since the polycrystalline silicon film 14 is interposed as the base ff2 under the aluminum layer 19 in the emitter region 18, it is possible to prevent aluminum from sinking into the semiconductor M2, which is advantageous in making the emitter region 18 shallow.
［効果コ
素子間分離領域９とエミッタ領域１８とグラフトベース
領域１２の各間を各々自己整合的に形成するようにして
いるので、マスク合わせ余裕、寄生８爪等を低減し高集
積化および高速化を図ることができる。特に、エミッタ
拡散源および電極下地層としての半導体膜１４をグラフ
トベース領域１５形成のためのマスクとして用いるよう
にしているので、グラフトベース領域１５を自己整合的
に形成することができ、したがって工程を増加させるこ
となくベース領域の一部としてグラフトベースをもつデ
バイスを得ることができる。[Effects] Since the inter-element isolation region 9, the emitter region 18, and the graft base region 12 are formed in a self-aligned manner, mask alignment margins, parasitic 8 claws, etc. are reduced, and high integration and high speed are achieved. It is possible to aim for In particular, since the semiconductor film 14 serving as the emitter diffusion source and electrode base layer is used as a mask for forming the graft base region 15, the graft base region 15 can be formed in a self-aligned manner, and therefore the process can be simplified. It is possible to obtain a device with a graft base as part of the base area without increasing it.
また、真性ベース領域１３の形成に先立ってエミッタ拡
散穴１２を確定しているので、真性ベース領域１３とエ
ミッタ領域１８との各不純物導入の起点を同一になすこ
とができ、それら拡散のずれによって生じるおそれのあ
るエミッターコレクタ間のショート不良を未然に防止す
ることができる。Furthermore, since the emitter diffusion hole 12 is determined prior to forming the intrinsic base region 13, the starting point of each impurity introduction into the intrinsic base region 13 and the emitter region 18 can be made the same, and the misalignment of the diffusion It is possible to prevent a short circuit between the emitter and the collector that may occur.
以上この発明者によってなさｈだ発明を実施例に基づき
具体的に説明したが、この発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、前記多結
晶シリコン膜１４のような、エミッタの拡散源となりう
る半導体膜を部分７１上にのみ選択的に堆積する方法と
して、選択的エピタキシャル成長法を用いることができ
る。Although the invention made by this inventor has been specifically explained based on Examples above, this invention is not limited to the above-mentioned Examples, and it should be noted that various changes can be made without departing from the gist of the invention. Not even. For example, a selective epitaxial growth method can be used to selectively deposit a semiconductor film, such as the polycrystalline silicon film 14, which can serve as an emitter diffusion source only on the portion 71.
第１図〜第７図はこの発明の一実施例を工程順に示す断
面図である。
１００・・・半導体母体、１−・・・半導体基板、２・
・・半導体層、３・・・埋込み層、４・・・チャンネル
ストッパ、５・・・絶縁膜、６・・・耐酸化膜、７・・
・マスク層、７１−・・・エミッタを形成すべき部分、
７２・・・素子間分離領域を形成ずべき部分、７３・・
・コレクタコンタク１〜分離領域を形成すべき部分、８
・・・レジスト、９・・・素子間分離領域、１０・・・
コレクタコンタクト分離領域、１１・・・コレクタコン
タク１〜領域、１．２・・・穴、１３・・・真性ベース
領域、１４・・・半導体ｒＩＡ（多結晶シリコン膜）、
１５・・・グラフトベース領域、１６・・・拡散抵抗、
１．７・・・パシベーション膜、１８・・・エミッタ領
域、１９・・・アルミニウム層。1 to 7 are cross-sectional views showing an embodiment of the present invention in the order of steps. 100...Semiconductor base body, 1-...Semiconductor substrate, 2.
... Semiconductor layer, 3... Buried layer, 4... Channel stopper, 5... Insulating film, 6... Oxidation resistant film, 7...
・Mask layer, 71--portion where emitter is to be formed;
72... Portion where an element isolation region should be formed, 73...
・Collector contact 1 - portion where isolation region should be formed, 8
...Resist, 9...Inter-element isolation region, 10...
Collector contact isolation region, 11... Collector contact 1 to region, 1.2... Hole, 13... Intrinsic base region, 14... Semiconductor rIA (polycrystalline silicon film),
15... Graft base region, 16... Diffusion resistance,
1.7... Passivation film, 18... Emitter region, 19... Aluminum layer.
Claims (1)
内に、表面からエミッタ領域、真性ベース領域、コレク
タ領域の順に配置され、しかも前記エミッタ領域の周囲
に前記真性ベース領域よりも不純物濃度が高いグラフ１
〜ベース領域を備えたトランジスタを含むバイポーラ型
半導体装置を、次のような各工程を経て製造することを
特徴とするバイポーラ型半導体装置の製造方法。 （Ａ）前記エミッタ領域を形成すべき部分と、前ｉ８電
気的な分離のための素子間分離領域を形成すべき部分と
を同一のマスク上で規定し、前記半導体母体の一面に絶
縁物からなる素子間分離領域を形成し、かつ前記半導体
母体の一面を被う絶縁膜にエミッタのパターニングを行
なう工程。 （Ｂ）（Ａ）工程で用いたマスクを除去した後、（Ａ）
工程によってパターニングされたエミッタ拡散穴を通し
て前記真性ベース領域を形成し、かつそのエミッタ拡散
穴の部分に、エミッタの拡散源となりうる半導体膜を堆
積する工程。 （Ｃ）前記半導体膜を不純物導入のマスクとして、前記
グラフトベース領域を形成する工程。 （Ｄ）前記半導体膜を通して前記半導体母体の一面に不
純物を拡散させることによって、前記エミッタ領域を形
成する工程。 （Ｅ）（Ｄ）工程後、前記半導体膜をエミッタ電極の下
地層として各電極および配線を形成する工程。 ２、前記半導体母体は、エピタキシャル成長用の半導体
基板と、その上に成長された逆導電型の半導体層とから
なり、この半導体層は側面が絶縁物からなる素子間分離
領域によって、底面が埋込み層と前記基板とのＰＮ接合
によってそれぞハ電気的に分離されている特許請求の範
囲第１項に記載の製造方法。 ３、前記した半導体基板、半導体層および半導体膜の各
材料はシリコンである特許請求の範囲第２項に記載の製
造方法。 ４、前記絶縁膜はシリコン酸化膜である特許請求の範囲
第３項に記載の製造方法。 ５．前記（Ａ）工程は、次の（Ａ１）〜（Ａ３）の各工
程からなる特許請求の範囲第１項に記載の製造方法。 （Ａｌ）前記半導体母体の一面に絶縁膜を介在して耐酸
化膜を形成し、この耐酸化膜上、前記エミッタ領域を形
成すべき部分、および前記電気的な分離のための素子間
分離領域を形成すべき部分の両部会を除く箇所に、同一
のホトマスクを用いて多結晶シリコンからなるマスク層
を形成する工程。 （Ａ２）前記マスク層を酸化した後、酸化したマスク層
を用いて前記素子間分離領域を形成すべき部分の耐酸化
膜を選択的に除去し、その除去した部分に絶縁物からな
る素子間分離領域を形成する工程。 （Ａ３）前記絶縁膜のうち、エミッタ領域を形成すべき
部分を、前記酸化したマスク層を用いて選択的に除去す
る工程。[Scope of Claims] (2) An emitter region, an intrinsic base region, and a collector region are arranged in this order from the surface in an electrically isolated element formation region on a semiconductor matrix surface, and the intrinsic base region is arranged around the emitter region. Graph 1 with higher impurity concentration than the base region
- A method for manufacturing a bipolar semiconductor device, which comprises manufacturing a bipolar semiconductor device including a transistor with a base region through the following steps. (A) A portion where the emitter region is to be formed and a portion where the inter-element isolation region for the previous i8 electrical isolation is to be formed are defined on the same mask, and an insulator is formed on one surface of the semiconductor matrix. A step of forming an isolation region between elements and patterning an emitter on an insulating film covering one surface of the semiconductor base body. (B) After removing the mask used in step (A), (A)
A step of forming the intrinsic base region through the emitter diffusion hole patterned by the process, and depositing a semiconductor film that can serve as an emitter diffusion source in the emitter diffusion hole portion. (C) A step of forming the graft base region using the semiconductor film as a mask for impurity introduction. (D) forming the emitter region by diffusing impurities onto one surface of the semiconductor matrix through the semiconductor film; (E) After the step (D), a step of forming each electrode and wiring using the semiconductor film as a base layer of an emitter electrode. 2. The semiconductor base body consists of a semiconductor substrate for epitaxial growth and a semiconductor layer of the opposite conductivity type grown on the semiconductor substrate. 2. The manufacturing method according to claim 1, wherein C and the substrate are electrically isolated from each other by a PN junction. 3. The manufacturing method according to claim 2, wherein each material of the semiconductor substrate, semiconductor layer, and semiconductor film is silicon. 4. The manufacturing method according to claim 3, wherein the insulating film is a silicon oxide film. 5. The manufacturing method according to claim 1, wherein the step (A) comprises the following steps (A1) to (A3). (Al) An oxidation-resistant film is formed on one surface of the semiconductor matrix with an insulating film interposed therebetween, and on the oxidation-resistant film, a portion where the emitter region is to be formed and an element isolation region for electrical isolation are formed. A process of forming a mask layer made of polycrystalline silicon using the same photomask on the portion where the wafer is to be formed, except for both sections. (A2) After oxidizing the mask layer, use the oxidized mask layer to selectively remove the oxidation-resistant film in the portion where the device isolation region is to be formed, and then fill the removed portion with an insulating material between the devices. Step of forming a separation region. (A3) A step of selectively removing a portion of the insulating film where an emitter region is to be formed using the oxidized mask layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651683A JPS6038871A (en) | 1983-08-12 | 1983-08-12 | Manufacture of bipolar type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651683A JPS6038871A (en) | 1983-08-12 | 1983-08-12 | Manufacture of bipolar type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038871A true JPS6038871A (en) | 1985-02-28 |
| JPH0478009B2 JPH0478009B2 (en) | 1992-12-10 |
Family
ID=15409407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14651683A Granted JPS6038871A (en) | 1983-08-12 | 1983-08-12 | Manufacture of bipolar type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038871A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410670A (en) * | 1987-07-03 | 1989-01-13 | Sony Corp | Manufacture of bipolar transistor |
-
1983
- 1983-08-12 JP JP14651683A patent/JPS6038871A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410670A (en) * | 1987-07-03 | 1989-01-13 | Sony Corp | Manufacture of bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478009B2 (en) | 1992-12-10 |
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