JPS60229154A - メモリのバンク切換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、いわゆるマイクロコンピュータを使用する場
合に、メモリ容量の拡張等を行うだめのバンク切換装置
に関する。 背景技術とその間順点 いわゆるマイクロコンピュータ（ＣＰＵ）のメモ１Ｊ１
７）大量さは、アドレスのビット数によって決定され、
そのメモリの範囲内で、リードオンリーメモリ（ＲＯＭ
）やランダムアクセスメモリ（ＲＡＭ　）の領域等が割
当てられる。このようなメモリに対して、特にデータ用
のＲＡＭ領域を拡張したり、異なるデータを同じアドレ
スで使用したいという要求がある。 その場合に、バンク切換の手法が用いられる。 すなわち第２図において、例えば４ビツトで（ｏｏｏｏ
）〜（ＦＦＦＦ　）のアドレスを有するメモリが設定さ
れていた場合に、この内の（ｓｏｏｏ）〜（９ＦＦＦ）
の範囲に対してバンク

〔０〕〜バンク〔２〕の３つのメ
モリが並列に設けられる。さらにバンク切換装置が設け
られる。 そして運用時には、ＣＰＵからデータバス等を通じてバ
ンクを指定する信号が切換装置に供給され、これによっ
て所望のバンクのみがアクセス可能な状態とされること
により、バンク切換が行われる。 これによれば、例えば大量のデータを扱う場合に、バン
クを順次切換えて処理を行うことができ、また異なるデ
ータを同一のアドレスで処理することにより、種々の飴
しい機能を行うことができる。 ところがこの装置において、個々のバンクは他の基本（
レジデント）のメモリと同等にみなされるが、各バンク
同士の関係は、バンク切換を通じてしか相互に伝えられ
ない。すなわち任意のバンクを選択した場合に、そのバ
ンクのメモリと他のレジデントのメモリとでは、相互の
データを自在に転送することができる。しかし任意のバ
ンクのデータを他のバンクに転送する場合には、その都
度バンク切換を行わなければならす、このため転送速度
が極めて遅くなってしまう。 例えばバンクＡのデータをバンクＢに転送する場合には
、第３図に示すように、ステップ（１１でバンクＡを選
択し、ステップ〔２〕でバンクＡの転送するデータを読
出し、ステップ〔３〕でバンクＢを選択し、ステップ〔
４〕でバンクＢにデータを曹込み、さらにステップ〔５
〕でバンクＡを選択し、これを転送するデータの数だけ
繰り返す。この場合に−々バンクの切換を行うので、転
送に極めて多くの時間がかかつてしまう。 あるいは、バンクＡの転送すべきデータの全部を一旦レ
ジデントのメモリに転送し、その後バンクＢに転送する
方法もあるが、このためにはレジデントのメモリにその
ための空白の領域を設けなくてはならない。 発明の目的 本発明はこのような点にかんがみ、簡単な構成で、バン
ク間のデータの転送を容易に行えるようにするものであ
る。 発明の概要 本発明は、　ＣＰＵからのデータをラッチし、このラッ
チされたデータに従って、不動作・動作・読出時のみ動
作・書込時のみ動作となるバンク信号を形成する回路を
、メモリの各バンクごとに設け、上記バンク信号にて上
記メモリの各バンクへのＲＡＳ信号及び上記ＣＰＵへの
アクノリッジ信号を切換えるようにしたことを特徴とす
るメモリのバンク切換装置であって、これによれば簡単
な構成で、バンク間のデータの転送を容易に行うことが
できる。 実施例 第１図は、バンク切換を行う回路面の一例な示す。図に
おいて、端子（１１にはＩＯボート■（図示せず）から
のデータのｎ番目のビットが供給され、この端子（１）
からの信号がＤフロップフロップ（ｉｌｌのＤ端子に供
給される。また端子（２）にはＩＯボート■が選択され
たことを示す信号が供給され、さらに端子（３）には書
込制御信号が供給され、これらの信号がナンド回路α２
を通じてフリップフロップ（Ｉｌｌのクロック端子に供
給される。 また端子Ｔ４１にはＩＯボート■（図示せず）からのデ
ータのｎ番目のビットが供給され、この端子（４）から
の信号がＤフリップフロップＱ３１のＤ端子に供給され
る。さらに端子（５）には■０ボート■が選択されたこ
とを示す信号が供給され、この信号と端子（３）からの
書込制御信号とがナンド回路α（イ）を通じてフリップ
フロップｕ３のクロック端子に供給される。 さらに端子（６）にはリセット信号が供給され、この信
号がフリップフロップαＢのプリセット端子及びフリッ
プフロップａ３のクリア端子に供給される。 また電源端子（７）かもの定電圧が７リツプフロツプ（
１１１のクリア端子及びフリップフロップα３のプリセ
ット端子に供給される。 また端子（８１、＋９１にはそれぞれアクティブローの
読出制御信号及び書込制御信号が供給される。 さらにフリップフロップａｔ＋のＱ出力信号とフリップ
フロップａ３のＱ出力信号とがナンド回路０９に供給さ
れ、フリップフロップ１１υのＱ出力信号と７リツプフ
ロツプαＪのＱ出力信号とがナンド回路ａｅに供給され
、フリップ７四ツブ（Ｉｌｌ、（１３１の両Ｑ出力信号
がナンド回路αＤに供給される。 さらにナンド回路０．６１の出力信号と端子（８）から
の続出制御信号が否定入力のアンド回路（１＆に供給さ
れ、ナンド回路＜１７１の出力信号と端子（９）からの
書込制御信号が否定入力のアンド回路ａ９に供給され、
これらのアンド回路０８１．　（１！１の出力信号がノ
ア回路−に供給される。 さらにノア回路（イ）の出力信号と、ナンド回路Ｑ９の
出力信号とが否定入力のオア回路＋２１１に供給され、
このオア回路Ｑυの出力信号が端子αＢに取り出される
。 従ってこの回路（９）において、ＩＯボーＦ■、■から
の任意のそれぞれｗ　Ｌ　ｓまたは”Ｈ″のデー、りが
、端子（２）、（３）、（５）に供給される信号によっ
てフリップフロップｃｌｌ！、ｕ９にラッチされる。そ
してこのラッチされたデータと端子（８１、（９）に供
給される読出制御信号■、書込制御信号■に応じて、端
子（１０１には以下に示すような出力信号ＢＫｎカー取
り出される。 すなわち第４図において、（■）フ１１ツブフロップα
Ｄ、Ｑ３１のデータが共に１Ｌ″のとき１１、出力信号
ＢＫｎは１Ｌ″のままになる。（■）フリップフロップ
（ＩｌｌのデータがＨ″、０３１のデータカ″−＠Ｌ”
のときは、出力信号ＢＫｎは“Ｈ′″のままになる。（
■）フリップフロップ＋１１１のデータが＊　Ｉ、　ｍ
、α３のデータｉＪ′−１Ｈ′のときは、読出制御信号
−百５カｔアクティブになったときのみ出力信号ＢＫｎ
カー″Ｉ　Ｈｌ″になる。（■）フリップフロップ（１
１１，Ｑ３１のデータカζ共に′Ｈ”のときは、書込制
御信号■がアクティブになったときのみ出力信号ＢＫｎ
が１Ｈ″になる。 そこでこの出力信号ＢＫｎを第５図に示すようにアンド
回路６υ、ｃ（２に供給し、それぞれＲＡＭに供給され
るＲＡＳ信号及びＣＰＵへのアクノリッジ信号ＡＣＫを
スイッチングすることにより、上述■の状態では読出し
も誉込みも行われず、■の状態では耽出し、誓込み共に
可能とされ、■の状態では読出しのみ、■の状態では書
込みのみ可能とされる。 さらに第６図において、上述の回路（２）が制御される
バンク［０）〜〔ｍ〕の数（ｒｃ＋１　）分設けられる
。 これらの回路（１００ｇ）　〜（１００ｍ）にそれぞれ
ＩＯポート■、■からのデータのθ〜ｍ番目のビットが
供給される。さらに回路（１００ａ）の出力信号ＢＫ。 が直接出力信号ＢＫ、とじで取り出されると共に、この
出力信号ＢＫ、がインバータ（３３ｏ）を通じて回路（
１００１）〜（１００ｍ）の出力ラインに設けられたア
ンド回路（３４１）〜（３４ｍ　）に供給される。また
回路（Ｉｏｏｌ）の出力信号ＢＫＩ’がアンド回１２１
（３４１）を通じて出力信号ＢＫ１として取り出される
と共に、この出力信号ＢＫ、がインバータ（３３１）を
通じて回路（１００２）〜（１００ｍ）の出力ラインに
設けられたアンド回路（３４１）〜（３４ｍ）に供給さ
れる。以下同様にそれぞれの出力信号がアンド回路を通
じて取り出されると共に、この出力信号がインバータを
通じてそれよりもサフィックスの大きい回路のアンド回
路に供給される。 従ってこの装置において、　ＩＯボート■の任意のビッ
トが”Ｈ″になると、そのビットに対応する”Ｈ″にな
る。ところがここでインバータ（３３ｏ）〜（３３ｍ−
１）及びアンド回路（３４１）〜（３４ｍ）が設けられ
ているので、サフィックスの小さい回路（１０００）こ
とでそれより大きい回路（１００１）〜（１００ｍ）の
アンド回路（３４ｔ）〜（３４ｍ）が閉じられ、Ｈ″に
なり番小さいもののみ出力信号ＢＫＯ〜ＢＫｍが６Ｈ“
になる。すなわち出力信号ＢＫＯを第１位にしてサフィ
ックスの順の優先１１位が設けられる。 そしてこの出力信号ＢＫ、　−Ｂ１ｌＣｍの１Ｈ″にな
ったメモリのバンク

〔０〕〜［ｍ’ｌとＣＰＵとの間で
通信が可能となる。 さらにＩＯボート■の任意のビットが′″Ｈ′′になる
と、ＩＯポート■の状態に応じて、読出しまたは誓込み
のいずれか一方のみが実行可能となる。 ここで１つのビットのみが’Ｈ”となっている場合には
、上述とほぼ同様の動作となる。これに対して任意の２
つのビットなＨ″とし、さらに対応するＩＯボート■の
ビットが′″Ｈ”及びＨＬ　１１になると、それぞれ対
応する回路（１００ｏ）〜（１００ｒｒｌ）の号■がア
クティブのときＩＯポート■のビットがＬ’の側の回路
（１０００）〜（１００ｍ）の出力信号ＢＫ。 クチイブのときＩＯボート■のビットがｌ　Ｈｌ″の側
ら上述の優先順位に従って出力信号ＢＫｏ〜ＢＫＩＩＩ
が形成される。 従ってこの状態で、ＣＰＵから読出及び書込制御を交互
に行うことにより、ＩＯボート曵のビットが６Ｌ″のバ
ンク

〔０〕〜〔ｍ〕から読出されたデータが、工０ポー
ト■のビットがＨ”のバンク〔ｏ〕〜〔ｍ〕に書込まれ
る。 すなわちこの装置において、第７図に示すように、ステ
ップ〔１〕でＩＯボートの、■を通じて所望のデータを
読出すバンクＡ、書込むバンクＢを設定し、ステップ〔
２〕でバンクＡをＲ出し、ステップ〔３〕でバンクＢに
書込み、ステップ〔４〕でバンクＡを読出し、ステップ
〔５〕でバンクＢに書込み、以下これを蘇り返してデー
タの転送を行うことができる。 こうして任意のバンクからバンクへのデータの転送が行
われるわけであるが、上述の装置によれば、転送の際に
いちいちバンクの切換をＣＰＵから制御する必要がない
ので、多数のデータを極めて高速に転送することができ
る。 なおＣＰＵとＲＡＭの動作のタイミングは一般に第８図
に示すようになっており、ここでＲＡＳ、ＣＡＳ、ＡＣ
Ｋ信号は、読出・書込制御信号ＲＤ　・ＷＲを利用して
作られているので、ＲＡＳ信号は制御信号ＲＤ　−ＷＲ
のアクティブ時間内で十分であり、ＡＣＫ信号もこの時
間内に帰される。従って信号ＢＫが制御信号ＲＤ　−Ｗ
Ｒのアクティブ時間内にＨ”になっていれば十分である
。 応用例 上述の装置によれば、バンクからバンクへ椿めて高速の
データ転送を行うことができるので、例エバアニメーシ
ョンを行う場合に、１つのバンクを出画用メモリとし、
他のバンクで作成されたデータを転送することにより、
極めて高速のアニメーションを行うことができる。 発明の効果 本発明によれば、簡単な構成でバンク間のデータの転送
を容易に行うことができるようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図、第３図は背景
技術の説明のための図、第４図〜第８図は本発明の説明
のための図である。 （１１〜ｆ９＋は入力端子、ｔｔｔｎ　ハ出力端子、（
Ｉｌｌ、　０３１はＤフリップフロップである。 第２図 第３図 第５図 手続補正書 １．事１件の表示 昭和６９年特許願第　８４８６３　号 ２・発明ｃ’）　名称　メモリのバンク切換装置３、補
正をする者 事件との関係　特許出願人 住所　東京部品用凶兆品用６丁１１７番３５号名称（２
１Ｂ）　ソニー株式会社 代表取締役　大　賀　典　雄 ６、補正により増加する発明の数 （１）　明細書中、第８頁１行「アンド回路０υ、０邊
」とあるな［ナンド回路Ｇυ、アンド回路ｃ１３　Ｊと
１正する。 （２）　図面中、第５図を別紙の通り補正する。 以　上

Claims (1)

【特許請求の範囲】
1. ＣＰＵかものデータをラッチし、このラッチされたデー
   タに従って、不動作・動作・続出時のみ動作・書込時の
   み動作となるバンク信号を形成する回路を、メモリの各
   バンクごとに設け、上記バンク信号にて上記メモリの各
   バンクへのＲＡＳ信号及び上記ＣＰＵへのアクノリッジ
   信号を切換えるようＫしたことを特徴とするメモリのバ
   ンク切換装置。