JPS60226769A - スイツチングレギユレ−タ駆動回路 - Google Patents
スイツチングレギユレ−タ駆動回路Info
- Publication number
- JPS60226769A JPS60226769A JP8347884A JP8347884A JPS60226769A JP S60226769 A JPS60226769 A JP S60226769A JP 8347884 A JP8347884 A JP 8347884A JP 8347884 A JP8347884 A JP 8347884A JP S60226769 A JPS60226769 A JP S60226769A
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- JP
- Japan
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- switching transistor
- circuit
- main switching
- voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、出力電圧に応じて主スイツチングトランジス
タのスイッチング期間をパルス幅制御することにより安
定化された直流電圧を出力するスイッチングレギュレー
タに関し、特に主スイツチングトランジスタを駆動する
駆動回路の改良に関する。
タのスイッチング期間をパルス幅制御することにより安
定化された直流電圧を出力するスイッチングレギュレー
タに関し、特に主スイツチングトランジスタを駆動する
駆動回路の改良に関する。
従来技術
第１図は、従来のスイッチングレギュレータ駆動回路の
一例を示すブロック図である。すなわち、エミッタを入
力端子１に接続しコレクタを平滑回路！０に接続した主
スイツチングトランジスタ３と、主スイツチングトラン
ジスタ３のコレクタと出力端子１１間に接続された平滑
回路１０と、出力端子１１の電圧を検出し出力電圧が所
定値になるようにパルス幅制御を行なう安定化制御回路
９と。
一例を示すブロック図である。すなわち、エミッタを入
力端子１に接続しコレクタを平滑回路！０に接続した主
スイツチングトランジスタ３と、主スイツチングトラン
ジスタ３のコレクタと出力端子１１間に接続された平滑
回路１０と、出力端子１１の電圧を検出し出力電圧が所
定値になるようにパルス幅制御を行なう安定化制御回路
９と。
該安定化制御回路９の出力によってオンオフされる駆動
トランジスタ８と、該駆動トランジスタ８のコレクタに
接続された抵抗７と、該抵抗７と前記主スイツチングト
ランジスタ３のベース間に接続されたコンデンサ５と第
１の抵抗６の並列回路と、上記抵抗７と前記入力端子ｌ
との間に接続された第２の抵抗４とから構成されている
。なお、参照数字２，１２はグランド端子を示す。
トランジスタ８と、該駆動トランジスタ８のコレクタに
接続された抵抗７と、該抵抗７と前記主スイツチングト
ランジスタ３のベース間に接続されたコンデンサ５と第
１の抵抗６の並列回路と、上記抵抗７と前記入力端子ｌ
との間に接続された第２の抵抗４とから構成されている
。なお、参照数字２，１２はグランド端子を示す。
上述の回路は、安定化制御回路９の出力パルスによって
駆動トランジスタ８がオン状態になると主スイツチング
トランジスタ３が駆動されてオン状態となり、入力端子
ｌから平滑回路１０に電流が流入し、平滑回路１０で平
滑化されて出力端子１１に出力される。従って、安定化
制御回路９が出力電圧が所定値になるようにパルス幅を
制御することによって出力電圧を安定化することができ
る。正確な制御を行なうためには、安定化制御回路９の
出力パルスの幅と主スイツチングトランジスタ３がオン
する期間とが等しいことが必要である。しかし、主スイ
ツチングトランジスタ３のオン期間に主スイツチングト
ランジスタ３に蓄積された蓄積電荷によって、パルスが
オフされた後も主スイツチングトランジスタ３が直ちに
はオフしないで、主スイツチングトランジスタ３の蓄積
時間ｔｓの間コレクタ電流Ｉｌｌが流れる。コンデンサ
５は、主スイツチングトランジスタ３がオンの時充電さ
れ、オフのとき放電するが、この放電回路には第１の抵
抗６の外に、第２の抵抗４と主スイツチングトランジス
タ３のベース・エミッタとを直列にしたループ回路があ
る。該ループ回路の初期電流は、トランジスタ３がオン
の時コンデンサ５に充電された電圧をＶｃｌ とし、第
２の抵抗４の抵抗値をＲ４とすると、Ｖ Ｃ，１／ Ｒ
４である。この値が大きい程、主スイツチングトランジ
スタ３の蓄積電荷が速く放電し、主スイツチングトラン
ジスタ３の蓄積時間が短くなる。しかし、Ｖｃ。
駆動トランジスタ８がオン状態になると主スイツチング
トランジスタ３が駆動されてオン状態となり、入力端子
ｌから平滑回路１０に電流が流入し、平滑回路１０で平
滑化されて出力端子１１に出力される。従って、安定化
制御回路９が出力電圧が所定値になるようにパルス幅を
制御することによって出力電圧を安定化することができ
る。正確な制御を行なうためには、安定化制御回路９の
出力パルスの幅と主スイツチングトランジスタ３がオン
する期間とが等しいことが必要である。しかし、主スイ
ツチングトランジスタ３のオン期間に主スイツチングト
ランジスタ３に蓄積された蓄積電荷によって、パルスが
オフされた後も主スイツチングトランジスタ３が直ちに
はオフしないで、主スイツチングトランジスタ３の蓄積
時間ｔｓの間コレクタ電流Ｉｌｌが流れる。コンデンサ
５は、主スイツチングトランジスタ３がオンの時充電さ
れ、オフのとき放電するが、この放電回路には第１の抵
抗６の外に、第２の抵抗４と主スイツチングトランジス
タ３のベース・エミッタとを直列にしたループ回路があ
る。該ループ回路の初期電流は、トランジスタ３がオン
の時コンデンサ５に充電された電圧をＶｃｌ とし、第
２の抵抗４の抵抗値をＲ４とすると、Ｖ Ｃ，１／ Ｒ
４である。この値が大きい程、主スイツチングトランジ
スタ３の蓄積電荷が速く放電し、主スイツチングトラン
ジスタ３の蓄積時間が短くなる。しかし、Ｖｃ。
は、主スイツチングトランジスタ３のオフ時に主スイツ
チングトランジスタ３のＶＦＢＯの定格を越えることが
できないため、入力電圧が最大のときにＶｃｌ＜Ｖ（至
）となるように設定されている。第２図（Ａ）はこのと
きのＶｃｌを示すタイムチャートであり、主スイツチン
グトランジスタ３のオン時に電圧Ｖｏｌに充電される。
チングトランジスタ３のＶＦＢＯの定格を越えることが
できないため、入力電圧が最大のときにＶｃｌ＜Ｖ（至
）となるように設定されている。第２図（Ａ）はこのと
きのＶｃｌを示すタイムチャートであり、主スイツチン
グトランジスタ３のオン時に電圧Ｖｏｌに充電される。
従って、主スイツチングトランジスタ３の蓄積時間ｔｓ
が最小となる。同図（Ｂ）は、主スイツチングトランジ
スタ３のコレクタ電流Ｉｌｌを示すタイムチャートであ
り、主スイツチングトランジスタ３の蓄積時間ｔｓだけ
遅れてオフになる。一方、入力端子ｌからの入力電圧が
低いときは、安定化制御回路９の出力するパルス幅が広
くなり、主スイツチングトランジスタ３のオン期間も長
、くなる、同図（Ｃ）は、入力電圧が低いときのＶｃｌ
を示すタイムチャートで、このときのＶｃ、は最低の
値Ｖｏ１ ’となる。このため、主スイツチングトラン
ジスタ３の蓄積時間が長くなり、コレクタ電流Ｉｌｌは
同図ＣＤ）に示すように必要以上に長期間流れることに
なる。従って、上述した従来回路は、入力電圧が最小で
、パルス幅が一番広く主スイツチングトランジスタ３の
蓄積電荷が大きいときに、コンデンサ５の電圧が低くな
り、コンデンサ５の効果がうすれて、主スイツチングト
ランジスタ３の蓄積時間を短くすることができないとい
う欠点がある。
が最小となる。同図（Ｂ）は、主スイツチングトランジ
スタ３のコレクタ電流Ｉｌｌを示すタイムチャートであ
り、主スイツチングトランジスタ３の蓄積時間ｔｓだけ
遅れてオフになる。一方、入力端子ｌからの入力電圧が
低いときは、安定化制御回路９の出力するパルス幅が広
くなり、主スイツチングトランジスタ３のオン期間も長
、くなる、同図（Ｃ）は、入力電圧が低いときのＶｃｌ
を示すタイムチャートで、このときのＶｃ、は最低の
値Ｖｏ１ ’となる。このため、主スイツチングトラン
ジスタ３の蓄積時間が長くなり、コレクタ電流Ｉｌｌは
同図ＣＤ）に示すように必要以上に長期間流れることに
なる。従って、上述した従来回路は、入力電圧が最小で
、パルス幅が一番広く主スイツチングトランジスタ３の
蓄積電荷が大きいときに、コンデンサ５の電圧が低くな
り、コンデンサ５の効果がうすれて、主スイツチングト
ランジスタ３の蓄積時間を短くすることができないとい
う欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、入力電圧
の大小にかかわらず、主スイツチングトランジスタの蓄
積時間を短くすることができるスイッチングレギュレー
タ駆動回路を提供することにある。
の大小にかかわらず、主スイツチングトランジスタの蓄
積時間を短くすることができるスイッチングレギュレー
タ駆動回路を提供することにある。
発明の構成
本発明のスイッチングレギュレータ駆動回路は、電源入
力端子と出力端子間にスイッチング主トランジスタと平
滑回路を接続し、出力端子の電圧に応じてパルス幅を変
化させて出力電圧が一定になるように前記主スイツチン
グトランジスタのオン期間を制御する安定化制御回路を
備えたスイッチングレギュレータ駆動回路において、前
記安定化制御回路の出力パルスによってオンオフ制御さ
れる定電流回路と、該定電流回路と前記主スイツチング
トランジスタのベース間に接続されたコンデンサと＄１
の抵抗の並列回路と、上記コンデンサの一端と前記電源
入力端子との間に接続された第２の抵抗とを備えたこと
を特徴とする。
力端子と出力端子間にスイッチング主トランジスタと平
滑回路を接続し、出力端子の電圧に応じてパルス幅を変
化させて出力電圧が一定になるように前記主スイツチン
グトランジスタのオン期間を制御する安定化制御回路を
備えたスイッチングレギュレータ駆動回路において、前
記安定化制御回路の出力パルスによってオンオフ制御さ
れる定電流回路と、該定電流回路と前記主スイツチング
トランジスタのベース間に接続されたコンデンサと＄１
の抵抗の並列回路と、上記コンデンサの一端と前記電源
入力端子との間に接続された第２の抵抗とを備えたこと
を特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第３図は、本発明の一実施例を示すブロック図である。
すなわち、エミッタを入力端子１に接続しコレクタを平
滑回路ｌＯに接続した主スイツチングトランジスタ３と
、主スイツチングトランジスタ３のコレクタと出力端子
１１間に接続された平滑回路ｌＯと、出力端子１１の電
圧を検出し出力電圧が所定値になるようにパルス幅制御
を行なう安定化制御回路９と、該安定化制御回路９の出
力によってオンオフ制御される定電流回路１３と、該定
電流回路１３と前記主スイツチングトランジスタ３のベ
ース間に接続されたコンデンサ５と第１の抵抗６の並列
回路と、上記定電流回路１３と前記入力端子１との間に
接続された第２の抵抗４とから構成される。
滑回路ｌＯに接続した主スイツチングトランジスタ３と
、主スイツチングトランジスタ３のコレクタと出力端子
１１間に接続された平滑回路ｌＯと、出力端子１１の電
圧を検出し出力電圧が所定値になるようにパルス幅制御
を行なう安定化制御回路９と、該安定化制御回路９の出
力によってオンオフ制御される定電流回路１３と、該定
電流回路１３と前記主スイツチングトランジスタ３のベ
ース間に接続されたコンデンサ５と第１の抵抗６の並列
回路と、上記定電流回路１３と前記入力端子１との間に
接続された第２の抵抗４とから構成される。
上述の回路は、安定化制御回路９の出力パルスによって
定電流回路１３がオン状態になると、主スイツチングト
ランジスタ３が駆動されてオン状態となる。この間、定
電流回路１３に一定の電流が流れてコンデンサ５は一部
電圧Ｖｏ２に充電される。ｖ０２は、主スイツチングト
ランジスタ３の■（６）に近い大きな値になるように第
１の抵抗６の抵抗値が設定されている。第４図（Ａ）お
よび（Ｃ）は、それぞれ入力電圧が最大のときと最小の
ときのコンデンサ５の電圧Ｖｃ２ を示すタイムチャー
トであり、いずれも一定電圧Ｖｏ２ となる、従って、
主スイツチングトランジスタ３の蓄積時間ｔｓを、入力
電圧の大小にかかわらず、常に最小にすることができる
という効果がある。同図（Ｂ）および（Ｄ）は、それぞ
れ入力電圧が最大および最小のときの主スイツチングト
ランジスタ３のコレクタ電流１１２を示すタイムチャー
トである。
定電流回路１３がオン状態になると、主スイツチングト
ランジスタ３が駆動されてオン状態となる。この間、定
電流回路１３に一定の電流が流れてコンデンサ５は一部
電圧Ｖｏ２に充電される。ｖ０２は、主スイツチングト
ランジスタ３の■（６）に近い大きな値になるように第
１の抵抗６の抵抗値が設定されている。第４図（Ａ）お
よび（Ｃ）は、それぞれ入力電圧が最大のときと最小の
ときのコンデンサ５の電圧Ｖｃ２ を示すタイムチャー
トであり、いずれも一定電圧Ｖｏ２ となる、従って、
主スイツチングトランジスタ３の蓄積時間ｔｓを、入力
電圧の大小にかかわらず、常に最小にすることができる
という効果がある。同図（Ｂ）および（Ｄ）は、それぞ
れ入力電圧が最大および最小のときの主スイツチングト
ランジスタ３のコレクタ電流１１２を示すタイムチャー
トである。
第５図は、本発明の他の実施例を示すブロック図であり
、主スイツチングトランジスタ３′にＮＰＮ）ランジス
タを用い、主スイツチングトランジスタ３′のベースと
入力端子１間にＰＮＰ ）ランシスタ１４を接続し、ト
ランジスタ１４のベースと定電流回路１３間にコンデン
サ５と第１の抵抗６の並列回路を接続して、トランジス
タ１４を介在して主スイツチングトランジスタ３′をオ
ンオフ制御する回路である。この場合も前述の実施例と
同様にトランジスタ１４の蓄積時間を最小にし、入力電
圧の大小にかかわらず、正確な制御が可能である。
、主スイツチングトランジスタ３′にＮＰＮ）ランジス
タを用い、主スイツチングトランジスタ３′のベースと
入力端子１間にＰＮＰ ）ランシスタ１４を接続し、ト
ランジスタ１４のベースと定電流回路１３間にコンデン
サ５と第１の抵抗６の並列回路を接続して、トランジス
タ１４を介在して主スイツチングトランジスタ３′をオ
ンオフ制御する回路である。この場合も前述の実施例と
同様にトランジスタ１４の蓄積時間を最小にし、入力電
圧の大小にかかわらず、正確な制御が可能である。
発明の効果
以上のように、本発明においては、主スイツチングトラ
ンジスタのベースを抵抗とコンデンサの並列回路を通し
て定電流回路に接続し、該定電流回路を安定化制御回路
によってオンオフ制御するように構成したから、入力電
圧の大小にかかわらず、主スイツチングトランジスタの
オン時に前記コンデンサに充電される電圧を一定の大き
い値とすることができるため、前記主スイツチングトラ
ンジスタの蓄積時間を短くすることができるという効果
がある。
ンジスタのベースを抵抗とコンデンサの並列回路を通し
て定電流回路に接続し、該定電流回路を安定化制御回路
によってオンオフ制御するように構成したから、入力電
圧の大小にかかわらず、主スイツチングトランジスタの
オン時に前記コンデンサに充電される電圧を一定の大き
い値とすることができるため、前記主スイツチングトラ
ンジスタの蓄積時間を短くすることができるという効果
がある。
第１図は従来のスイッチングレギュレータ駆動回路の一
例を示すブロック図、第２図は上記従来例の各部電圧電
流波形の一例を示すタイムチャート、第３図は本発明の
一実施例を示すブロック図において、ｌ二人力端子、２
，１２ニゲランドｍ子、３：主スイツチングトランジス
タ、４：第２の抵抗、５：コンデンサ、６：第１の抵抗
、７：抵抗、８：駆動トランジスタ、９：安定化制御回
路、１０：平滑回路、ｌに出力端子、１３：定電流回路
、１４：トランジスタ。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 ぃ、第２図 牙３図 ５Ｊ７４図
例を示すブロック図、第２図は上記従来例の各部電圧電
流波形の一例を示すタイムチャート、第３図は本発明の
一実施例を示すブロック図において、ｌ二人力端子、２
，１２ニゲランドｍ子、３：主スイツチングトランジス
タ、４：第２の抵抗、５：コンデンサ、６：第１の抵抗
、７：抵抗、８：駆動トランジスタ、９：安定化制御回
路、１０：平滑回路、ｌに出力端子、１３：定電流回路
、１４：トランジスタ。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 ぃ、第２図 牙３図 ５Ｊ７４図
Claims (1)
- 電源入力端子と出力端子間に主スイツチングトランジス
タと平滑回路を接続し、出力端子の電圧に応じてパルス
幅を変化させて出力電圧が一定になるように前記主スイ
ツチングトランジスタのオン期間を制御する安定化制御
回路を備えたスイッチングレギュレータ駆動回路におい
て、前記安定化制御回路の出力パルスによってオンオフ
制御される定電流回路と、該定電流回路と前記主スイツ
チングトランジスタのベース間に接続されたコンデンサ
と第１の抵抗の並列回路と、上記コンデンサの一端と前
記電源入力端子との間に接続された第２の抵抗とを備え
たことを特徴とするスイッチングレギュレータ駆動回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347884A JPS60226769A (ja) | 1984-04-25 | 1984-04-25 | スイツチングレギユレ−タ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347884A JPS60226769A (ja) | 1984-04-25 | 1984-04-25 | スイツチングレギユレ−タ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226769A true JPS60226769A (ja) | 1985-11-12 |
Family
ID=13803572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8347884A Pending JPS60226769A (ja) | 1984-04-25 | 1984-04-25 | スイツチングレギユレ−タ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308165A (ja) * | 1988-06-02 | 1989-12-12 | Nippon Tekunaato:Kk | スイツチング式定電圧制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123234A (en) * | 1979-03-16 | 1980-09-22 | Hitachi Ltd | Transistor switch circuit |
-
1984
- 1984-04-25 JP JP8347884A patent/JPS60226769A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123234A (en) * | 1979-03-16 | 1980-09-22 | Hitachi Ltd | Transistor switch circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308165A (ja) * | 1988-06-02 | 1989-12-12 | Nippon Tekunaato:Kk | スイツチング式定電圧制御回路 |
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