JPS6022247A - Micro instruction control system - Google Patents

Micro instruction control system

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Publication number
JPS6022247A
JPS6022247A JP58130250A JP13025083A JPS6022247A JP S6022247 A JPS6022247 A JP S6022247A JP 58130250 A JP58130250 A JP 58130250A JP 13025083 A JP13025083 A JP 13025083A JP S6022247 A JPS6022247 A JP S6022247A
Authority
JP
Japan
Prior art keywords
instruction
microinstruction
output
cycle
register
Prior art date
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Pending
Application number
JP58130250A
Other languages
Japanese (ja)
Inventor
Masakazu Shirakawa
雅一 白川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58130250A priority Critical patent/JPS6022247A/en
Publication of JPS6022247A publication Critical patent/JPS6022247A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22Microcontrol or microprogram arrangements
    • G06F9/223Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems

Abstract

PURPOSE:To maximize the arithmetic performance of a processing section by giving an instruction stored in an instruction storage and reproducing section to an instruction register, reading a constant data from a control storage section and processing it sequentially to decrease the processing cycle of execution of instruction. CONSTITUTION:An FIFO20 is provided as the instruction storage and reproducing section to a control system, a micro instruction of an instruction register 6 is stored and the instruction stored corresponding to the output of an instruction decoder 7 is outputed. Further, a selector 30 is provided between a control storage section 2 and the register 6 to select the output of the FIFO20 and the register 6. Further, a stack 40 is connected to a micro program 1 and an output of a constant address register 5 is fed to the storage section 2 via a selector 4. Then the instruction stored in the FIFO20 is given to the register 6 and also the constant data is read sequentially from the storage section 2 and added to an arithmetic section 10 to decrease the processing cycle of execution of instruction by an arithmetic and logic unit 12.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、同一形式の演算を繰り返して実行する場合
等に、最適な今イクロ命令制御方式の改良に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement of an optimal micro-instruction control system when operations of the same type are repeatedly executed.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

近年、微細加工技術(LSI化技術)の発展に伴い、各
種のマイクロプロセッサが開発されている1、コレラマ
イクロプロセッサにおいては、汎用性やソフトウェア変
更に対する柔軟性を考慮して、外部にプログラム格納用
メそりを設けることが多い。
In recent years, with the development of microfabrication technology (LSI technology), various types of microprocessors have been developed1.The cholera microprocessor has an external program storage system for versatility and flexibility for software changes. Mesori is often provided.

この場合、メモリの有効利用の点やLSIのピン数制限
の点から、マイクロ命令と、このマイクロ命令の実行に
際して参照する定数データとを、時分割で順次に読み込
む方式が広く採用されている。
In this case, from the point of view of effective use of memory and the limitation on the number of pins of an LSI, a method is widely adopted in which a microinstruction and constant data referred to when executing the microinstruction are sequentially read in a time-sharing manner.

第1図は上記方式を採用し罠マイクロ命令制御装置のブ
ロック図である。同図において、1はマイクロプログラ
ムヵウンタ(以下MPCという)を示し、このMPCl
には制御記憶部(以下CMという)2内のマイクロ命令
を読み出すためのアドレスが格納されている。このアド
レスは、制御回路(以下C0NTという)3の出方信号
“SEL”が「1」のとき、セレクタ4を介して0M2
に与えられる。また、定数データアドレスレジスタ(以
下CARという)5には、0M2内の定数データに対応
するアドレスが格納されていて、C0NT3の出力信号
SELが「0」のとき、上記CAR5内のアドレスは、
セレクタ4を介して0M2へ与えられる・・ C0NT3の出力信号”CLK″の立上シに同期して、
MPCIが「uカウントアツプされ、同時に、命令レジ
スタ(以下IR,という)6へ0M2から読み出された
マイクロ命令がセットされる。また、C0NT3の出力
信号“SEL”がrOJのときに読み出された定数デー
タは、0M2から演算部(以下PROCという)1oへ
与えられる。
FIG. 1 is a block diagram of a trap microinstruction control device employing the above method. In the figure, 1 indicates a micro program counter (hereinafter referred to as MPC), and this MPCl
An address for reading a microinstruction in the control memory unit (hereinafter referred to as CM) 2 is stored in . This address is sent to 0M2 via the selector 4 when the output signal “SEL” of the control circuit (hereinafter referred to as C0NT) 3 is “1”.
given to. Further, the constant data address register (hereinafter referred to as CAR) 5 stores an address corresponding to the constant data in 0M2, and when the output signal SEL of C0NT3 is "0", the address in CAR5 is
Synchronized with the rise of the output signal "CLK" of C0NT3, which is given to 0M2 via selector 4,
MPCI is counted up and at the same time, the microinstruction read from 0M2 is set in the instruction register (hereinafter referred to as IR) 6. Also, when the output signal "SEL" of C0NT3 is rOJ, The constant data obtained is given from 0M2 to an arithmetic unit (hereinafter referred to as PROC) 1o.

P几0CIOは、この実施例では、乗算器(以下MPY
という)11と、算術論理演算ユニット(以下ALUと
いう)12と、累算器(以下ACCといつ) 13と、
RAMアドレスレジスタ(以下RARという)14と、
データRAM(以下単にRAMという)15とからなる
。16.17は、MPYIIへ与えるデータを蓄えるバ
ッファレジスタ(以下夫々をXR,YRという)を示す
In this embodiment, PIOCIO is a multiplier (hereinafter MPY).
) 11, an arithmetic logic unit (hereinafter referred to as ALU) 12, an accumulator (hereinafter referred to as ACC) 13,
A RAM address register (hereinafter referred to as RAR) 14,
It consists of a data RAM (hereinafter simply referred to as RAM) 15. Reference numerals 16 and 17 indicate buffer registers (hereinafter referred to as XR and YR, respectively) that store data to be provided to MPYII.

0M2から読み出された定数データは、PR,0CIO
内のXR,16にセントされ、RAR14から出力され
たアドレスによって読み出されたR A M 15のデ
ータはY R17にセットされ、これらのデータはM 
P Y 11で乗算される。この結果のデータは、AL
U12の一方の入力ヘセットされ、ACC13の出力が
A L U 12の他方の入力ヘセットされ、ALU1
2では、これらのデータの加算又は減算が行なわれる。
The constant data read from 0M2 is PR, 0CIO
The data in RAM 15 read out by the address output from RAR 14 is set in Y R17, and these data are stored in M
Multiplied by P Y 11. The resulting data is
The output of ACC13 is set to the other input of ALU12, and the output of ACC13 is set to the other input of ALU12.
In step 2, addition or subtraction of these data is performed.

この結果は、再びA CC13にセットされる。This result is set in ACC13 again.

このように構成されたP ROC10は、例えば、aL
f、係数データ、xLt変数として% 、X、 aLX
 XLで表わされる積和演算の実行に適している。この
式は、固定係数のディジタルトランスバーサル型フィル
タの一般形であシ、ディジタル信号処理の分野でよく使
用される。
The PROC 10 configured in this way is, for example, aL
f, coefficient data, xLt variables as %, X, aLX
It is suitable for executing the product-sum operation represented by XL. This equation is a general form of a fixed coefficient digital transversal filter and is often used in the field of digital signal processing.

更に、7は命令デコーダ(以下、DECという)を示し
、このDEC7はXR6の出力をデコードしてその出力
2CONT3のほか各部に与え、動作の制御を行なう。
Further, numeral 7 indicates an instruction decoder (hereinafter referred to as DEC), and this DEC7 decodes the output of XR6 and supplies it to the output 2CONT3 and other parts to control operations.

また、CLOCKは、C0NT3へ与えられるマスター
クロックである。
Further, CLOCK is a master clock given to C0NT3.

以上のように構成されたマイクロ命令制御装置の動作を
説明する。
The operation of the microinstruction control device configured as above will be explained.

先ず、定数データを参照しない命令の実行では、第2図
に示すように、CON’l”3からの出力信号“CLK
”は、CLOCKがそのまま出力されたものである。こ
の“CLK”は、MPClとXR6と棹与えられる。ま
た、C0NT3は出力信号“8EL″を「1」に保って
おく。
First, when executing an instruction that does not refer to constant data, as shown in FIG.
" is the output of CLOCK as it is. This "CLK" is given to MPCl and XR6. Also, C0NT3 keeps the output signal "8EL" at "1".

これによって、MP、C1の出力が0M2に与えらfて
、0M2の出力がXR6へ遂次セットされる。また、”
CLK”の立上)で、MPClは「1」カウントアツプ
さ7するので、IfL6には、I11■2、・・・の様
に、アドレスの連続するマイクロ命令が次々にセットさ
れ、DEC7へ出力されて、このマイクロ命令が実行さ
れる。
As a result, the outputs of MP and C1 are applied to 0M2, and the output of 0M2 is successively set to XR6. Also,"
CLK" rises), MPCl counts up 7 by 1, so microinstructions with consecutive addresses are set one after another in IfL6, such as I11■2, and so on, and are output to DEC7. and this microinstruction is executed.

第3図は、上記動作をマシンサイクル毎に区分して示し
た図で、第1番目のサイクルでは、マイクロ命令■1に
ついて、命令フェッチが行なわれ、第2番目のサイクル
で、その実行が行なわれていることを示す。即ち、第2
番目のサイクルで、PROC10が動作(OP)され、
MPclが「1」カウントアツプされる。また、同時に
、0M2からは次のマイクロ命令I2の出力が行なわれ
る。
FIG. 3 is a diagram showing the above operation divided into machine cycles. In the first cycle, an instruction fetch is performed for microinstruction (1), and in the second cycle, its execution is performed. Indicates that the That is, the second
In the th cycle, PROC10 is operated (OP),
MPcl is counted up by "1". At the same time, the next microinstruction I2 is output from 0M2.

これに対して、定数データを参照する命令の実行では、
第4図のように、第X*目のサイクルでマイクロ命令I
!のフェッチが行なわれ、XR6にセットされる。この
結果、第2番目のサイクルでは、DFiC7にて、マイ
クロ命令■1がデコードされ、C0NT3へその出力が
与えられる。C0NT3では、マイクロ命令Isが定数
データを参照する命令であることを検出し、出力信号5
F3L’i「1」から「0」へ変化させる。そこで、定
数デー!のフェッチが開始され、この第2番目のサイク
ルの後端で、XR16へ定数データがセットされる。こ
れで、演算に必要なデータが用意されたことになシ\第
3番目のサイクルでは、マイクロ命令1五が実行される
。この第3番目のサイクルでは、第4図からも判るよう
にC0NT3の出力信号これによって、MPC’l及び
IR6の内容は保持される。
On the other hand, when executing an instruction that refers to constant data,
As shown in Figure 4, in the X*th cycle, the microinstruction I
! is fetched and set to XR6. As a result, in the second cycle, microinstruction (1) is decoded in DFiC7, and its output is given to C0NT3. C0NT3 detects that the microinstruction Is is an instruction that refers to constant data, and outputs the output signal 5.
F3L'i is changed from "1" to "0". So, constant day! Fetching is started, and constant data is set in the XR16 at the rear end of this second cycle. Now that the data necessary for the operation has been prepared, microinstruction 15 is executed in the third cycle. In this third cycle, as can be seen from FIG. 4, the contents of MPC'l and IR6 are held by the output signal of C0NT3.

第5図は、上記動作をマシンサイクル毎に、区分して示
した図である。ここでも、マイクロ命令りのフェッチが
、第1番目のサイクルで行なわれるものの、その実行は
、第2番目と第3番目との2サイクルを要することを示
している。即ち、第2番目のサイクルでは、定数データ
Cのフェッチが行なわれているから、PROCIOは非
動作(NOP)であシ、第3番目のサイクルに到ってよ
うやく、P几ocioが動作(OP)となる訳である。
FIG. 5 is a diagram illustrating the above operation divided into machine cycles. Here again, although the microinstruction is fetched in the first cycle, its execution requires two cycles, the second and third. That is, in the second cycle, since constant data C is being fetched, PROCIO is inactive (NOP), and it is not until the third cycle that PROCIO becomes operational (OPIO). ).

このように動作するマイクロ命令制御装置において1.
Σ0LxLを実行すると、その動作は、各マシルーーX ンサイクル(図のcy−mi、2.・・・・・・)毎に
、第6図のように変化する。
In a microinstruction control device operating in this way, 1.
When Σ0LxL is executed, its operation changes as shown in FIG. 6 for each machine cycle (cy-mi, 2, . . . in the figure).

ここで、マイクロ命令11.12は次のようである。Here, microinstruction 11.12 is as follows.

このように、マイクロ命令■1、■!、・・・・・・は
、同様の内容を有する命令である。しかし、その実行に
は必ず2サイクルを要する。即ち、第5図からも明らか
なように、マイクロ命令11の実行は、第2、第3番目
のサイクルで行なわれ、マイクロ命令I2の実行は、第
4、第5番目のサイクルで行なわれ(・・・・・・・・
(中略)・・・・・・・・・、マイクロ命令ILの実行
は、第ん+2、第λ+3番目のサイクルで行なわれる。
In this way, microinstructions ■1, ■! , . . . are instructions having similar contents. However, its execution always requires two cycles. That is, as is clear from FIG. 5, the microinstruction 11 is executed in the second and third cycles, and the microinstruction I2 is executed in the fourth and fifth cycles (・・・・・・・・・
(Omitted)...The microinstruction IL is executed in the 1+2nd and λ+3rd cycles.

このように、従来のマイクロ命令制御方式では、定数デ
ータを参照する命令の実行に、必ず2サイクルを要し、
PROCIO(演算部)の持つ性能を十分生かしきれな
い欠点があった。
In this way, in the conventional microinstruction control method, it always takes two cycles to execute an instruction that refers to constant data.
There was a drawback that the performance of PROCIO (operation unit) could not be fully utilized.

これに対し、Σ9XLの演算であれば、第1図のか10 破線で示すように、ループカウンタ(以下LPGという
)8’1CONT3に接続して設ける。このLP01に
r、jJThセットし、1個のマイクロ命令の実行終了
毎に、これヲ「1」カウントダウンする。
On the other hand, for the calculation of Σ9XL, it is connected to a loop counter (hereinafter referred to as LPG) 8'1CONT3 as shown by the broken line in FIG. r, jJTh is set in this LP01, and this is counted down by "1" every time execution of one microinstruction is completed.

CON T 3 O出力信号”8 BL”及び”cLK
″を、LP01が「0」となるまで、「0」に保持して
おく。
CON T 3 O output signal “8 BL” and “cLK”
'' is held at "0" until LP01 becomes "0".

このようにすると、第7図のように、第1番目のサイク
ルでマイクロ命令Isのフェッチが行なわれ、第2番目
のサイクルで定数データO1の7エツチが行なわれ、第
3番目のサイクルでP ROC10にて演算が行なわれ
る。また、第3番目のサイクルでは、C0NT3の出力
信号SEL及びCLKが[OJK保たれているので、定
数データOlがフェッチされる。以下、各サイクルで、
順次に1定数データ0いC4,、・・・・・・が)予ツ
チされ、かつ、演算も行なわれる。従って、第6図との
比較からも明らかなように、マイクロ命令11、Ins
・・・・・・のフ丹ッチを行なうサイクルを省略できる
ので、処理時間の無tをなくすことができる。
In this way, as shown in FIG. 7, the microinstruction Is is fetched in the first cycle, the 7-etch of constant data O1 is carried out in the second cycle, and P is fetched in the third cycle. Calculations are performed in the ROC 10. Further, in the third cycle, since the output signals SEL and CLK of C0NT3 are kept at [OJK, constant data Ol is fetched. Below, in each cycle,
1 constant data 0, C4, . Therefore, as is clear from the comparison with FIG.
. . . can be omitted, so that unnecessary processing time can be eliminated.

しかしながら、この場合には、単一命令の繰シ返しルー
プに効果的であるが、例えば、2次再帰形フィルタの縦
続接続のような、複数命令の繰り返しループには対応で
きず、処理性能が不十分である。
However, in this case, although it is effective for repeating loops of a single instruction, it is not compatible with repeating loops of multiple instructions, such as a cascade connection of second-order recursive filters, and processing performance is reduced. Not enough.

〔発明の目的〕[Purpose of the invention]

本発明は、このような従来の方式の欠点に鑑みなされた
もので、その目的は、複数命令の繰シ返しループの場合
でちっても、命令の実行に2サイクルを要する定数デー
タ参照命令を、実質的に1サイクルで処理可能であシ、
演算処理部の演算性能を最大限発揮させることが可能な
、マイクロ命令制御方式を提供することである。
The present invention was developed in view of the drawbacks of the conventional method, and its purpose is to eliminate constant data reference instructions that require two cycles to execute, even in the case of a repeat loop of multiple instructions. , can be practically processed in one cycle,
An object of the present invention is to provide a microinstruction control method that can maximize the arithmetic performance of an arithmetic processing unit.

〔発明の概要〕[Summary of the invention]

そこで、本発明では、マイクロ命令を所定量記憶可能で
あるとともに読み出し可能な命令記憶再生部と、命令レ
ジスタに対し制御記憶部の出力と上記命令記憶再生部の
出力とのいずれか一方を選択出力するセレクタとを設け
、第1の処理においては、マイクロ命令及び定数データ
を上記制御記憶部から上記命令レジスタへ読み出して実
行するとともに、この動作において読み出されたマイク
ロ命令のみを上記命令記憶再生部へ順次書き込み、第2
以降の処理においては、この命令記憶再生部に格納され
たマイクロ命令を上記命令レジスタへ与えるとともに、
定数データを上記制御記憶部から読み出し、順次処理を
実行するようにして上記目的を達成したものである。
Therefore, the present invention provides an instruction storage/reproduction unit that can store and read a predetermined amount of microinstructions, and selectively outputs either the output of the control storage unit or the output of the instruction storage/reproduction unit to the instruction register. In the first process, microinstructions and constant data are read out from the control storage section to the instruction register and executed, and only the microinstructions read out in this operation are sent to the instruction storage reproducing section. Write sequentially to the second
In the subsequent processing, the microinstruction stored in this instruction storage/reproduction unit is given to the instruction register, and
The above object is achieved by reading constant data from the control storage section and sequentially executing processing.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照して本発明の実施例を詳しく説明する
Embodiments of the present invention will be described in detail below with reference to the drawings.

第8図は、本発明を適用したマイクロ命令制御装置のブ
ロック図であシ、第1図と同一符号の部材は、同一構成
要素のものである。この装置においては、命令記憶再生
部としてF I F O(FirstIn First
 Out )20を設けて、In2にセットされたマイ
クロ命令を格納できるようにし、かつ、DBC7の出力
に対応して、格納されたマイクロ命令を出力するように
構成した。また、セレクタ(9)を、0M2とIn2と
の間に設け、II?、6には、0M2の出力、FiFO
20の出力1.In2の出力中の1つの出力が選択され
て出力される。In2には、CLOCKが入力され、そ
の立上シでIn2の内容が更新されるため、IFL6の
出力をセレクタ30へ導入しである。従って、第1図と
同様にC0NT3によシ“CLK″を制御して、In2
の内容更新に制限を与える方式を採用すると、In2の
出力全セレクタ30へ導入する必要はない0また1M)
’CIには、スタック(以下5TACKという)40が
接続して設けられ、この5TACK40には、次のマイ
クロ命令のアドレスが予め格納される。
FIG. 8 is a block diagram of a microinstruction control device to which the present invention is applied, and members having the same reference numerals as those in FIG. 1 are the same components. In this device, an F I F O (First In First
Out ) 20 is provided so that the microinstruction set in In2 can be stored, and the stored microinstruction is output in response to the output of the DBC 7. In addition, a selector (9) is provided between 0M2 and In2, and II? , 6 has 0M2 output, FiFO
20 outputs 1. One of the outputs of In2 is selected and output. Since CLOCK is input to In2 and the contents of In2 are updated at its startup, the output of IFL6 is introduced to the selector 30. Therefore, in the same way as in FIG.
If you adopt a method that limits the content update of In2, there is no need to introduce it to all output selectors 30 of In2 (0 or 1M).
A stack (hereinafter referred to as 5TACK) 40 is connected to the CI, and the address of the next microinstruction is stored in advance in the 5TACK 40.

更に、DEC7によシMPCIの制御信号(第1図“C
LK″に相当)を与え、In2に直接に、CLOCK−
ft与える構成としたので、第1図のC0NT3に相当
する要素は不要となっている。
Furthermore, the DEC7 inputs the MPCI control signal (see “C” in Figure 1).
LK") and directly to In2, CLOCK-
ft, so the element corresponding to C0NT3 in FIG. 1 is unnecessary.

第9図は、FIFO20の実施例のブロック図である。FIG. 9 is a block diagram of an embodiment of the FIFO 20.

同図において、21はマイクロ命令を格納するための所
定容量のRAMを示す。このRAM21へは、In2か
ら、そのD端子へマイクロ命令が与えられる。このとき
、DIimC7よジRAMライトイネーブル信号TLW
Eが「1」として与えられ、ライトカウンタ22が示す
アドレスへ、上記マイクロ命令が格納される。また、他
のときに、リードカウンタ23が示すアドレスのマイク
ロ命令は、RAM21のQ端子から出力され、セレクタ
30へ到る。
In the figure, reference numeral 21 indicates a RAM having a predetermined capacity for storing microinstructions. A microinstruction is applied to this RAM 21 from In2 to its D terminal. At this time, the DIimC7 RAM write enable signal TLW
E is given as "1", and the microinstruction is stored at the address indicated by the write counter 22. At other times, the microinstruction at the address indicated by the read counter 23 is output from the Q terminal of the RAM 21 and reaches the selector 30.

ここでライトカウンタ22、リードカウンタ器は、プリ
セット可能なダウンカウンタで構成されるものとし、ロ
ードイネーブル信号siw、 51R,カウントイネー
ブル信号52W、 52Rによ多制御される。
Here, the write counter 22 and the read counter are constructed of presettable down counters, and are controlled by load enable signals siw, 51R, and count enable signals 52W, 52R.

ロードイネーブル信号51Wとカウントイネーブル信号
52Wとは、DBC7よシ出力される。ロードイネーブ
ル信号51Rは、ロードイネーブル信号51Wとリード
カウンタ器の出力がゼロであることを検出する第1のゼ
ロ検出回路腕の出力とのオアゲート怒による出力である
。カウントイネーブル信号52Rは、ライトカウンタ2
2の出力がゼロであることを検出する第2のゼロ検出回
路銘の出力である。また、ライトカウンタ22、リード
カウンタ路へは、バッファ27を介して、書き込み回数
がDBC7よシセットされる。バッフ127にはNロー
ドイネーブル信号51Wが与えられ、この信号が「1」
のとき、バッファ27は内容を通過させ、上記信号が「
0」のとき、バッフ12′7は入力をラッチする。
The load enable signal 51W and count enable signal 52W are output from the DBC7. The load enable signal 51R is an output generated by an OR gate between the load enable signal 51W and the output of the first zero detection circuit arm that detects that the output of the read counter is zero. The count enable signal 52R is the write counter 2
This is the output of the second zero detection circuit that detects that the second output is zero. Further, the number of writes is set to the write counter 22 and read counter path from the DBC 7 via the buffer 27. The buffer 127 is given an N load enable signal 51W, and this signal is set to "1".
When , the buffer 27 passes the contents and the above signal is "
0'', the buffer 12'7 latches the input.

従って、バッフ127は、1度ラッチしたデータを、リ
ードカウンタ器がゼロとされ、第1のゼロ検出回路冴の
出力が「1」にされるとと(マイクロ命令が1ル一プ実
行されること)に、リードカウンタおヘロードする役割
を有する。
Therefore, the buffer 127 receives latched data once, when the read counter is set to zero and the output of the first zero detection circuit is set to "1" (a microinstruction is executed in one loop). In particular, it has the role of loading the read counter.

以上のように構成された装置によって、2次再帰形フィ
ルタの縦続接続時の処理 untH(end) における第1式と同様の処理を行う場合の動作を説明す
る。
The operation of the apparatus configured as described above when performing the same process as the first equation in the process untH(end) when second-order recursive filters are connected in cascade will be described.

上記の処理をマイクロ命令に変換すると、例えば次のよ
うになる。
If the above processing is converted into microinstructions, the result will be as follows, for example.

11:ループ回数をLPCgにセットし、次の命令のア
ドレスft8 T A CK 40に記憶する。
11: Set the number of loops in LPCg and store it in the address ft8 T ACK 40 of the next instruction.

(次の命令以降がループ処理である事をDEC7に知ら
せる→F I F O20に書込許可) I2:a、とXLを乗算してAOO13にセットする。
(Inform DEC7 that the next command and subsequent instructions are loop processing → permission to write to FIFO20) I2: Multiply a by XL and set in AOO13.

その後0AR5とRAR14をそれぞれ(+1)する。After that, 0AR5 and RAR14 are each incremented by (+1).

工s! bz、!:)’Aを乗算してAOC113の内
容と加え、結果を再びA 0013ヘセツトする。
Engineering! bz,! :)' Multiply by A, add with the contents of AOC113, and set the result back to A0013.

その後0AR5とRA R14をそれぞれ(+1)する
After that, 0AR5 and RA R14 are each increased by (+1).

I4:AOO13の内容をZ(RAM)へ格納する。I4: Store the contents of AOO13 to Z (RAM).

LPCgの値を調べ「0」であれば処理を終了、「0」
でなければLPCgを(−1)すると共にM、POIに
l、でセットした8TAOK40の内容をセットする。
Check the value of LPCg and if it is "0", end the process, "0"
If not, set LPCg to (-1) and set the contents of 8TAOK40 set in M and POI with l.

このうち工x−kの3命令がループ処理になるから、本
実施例ではその他に I、: F I F 020に格納命令数(3)を知ら
せるため、バッファ27およびライトカウンタ22に2
(=3−=1)をセットする。
Of these, 3 instructions of process
Set (=3-=1).

という命令が必要である。This command is necessary.

即ち、これをフローチャートで示すと、第10図のよう
に、ステップ101で、ループ回数をLPCgにセット
し、次の命令のアドレスQSTACK40に記憶する。
That is, if this is shown in a flowchart, as shown in FIG. 10, in step 101, the loop count is set in LPCg and stored in the address QSTACK40 of the next instruction.

このステップ101が、上記マイクロ命令りに該当する
。次に、ステップ102へ進み、処理(”””b xb
 +bL’り、 s /−= L + 1)1行なう。
This step 101 corresponds to the above microinstruction. Next, the process proceeds to step 102, where processing ("""b xb
+bL'ri, s/-=L + 1) Do 1.

これは、マイクロ命令b、Isに該当する。次にステッ
プ103へ進み、LPCgの内容が「0」であるか否か
を調べ、「0」であれば処理を終了し、「0」でなけれ
ば、LPC8ftr−IJして更に、8’l’ACK4
0の示すアドレスヘジャンプすることによシ、再びステ
ップ102へ戻る。ここで、一点鎖線内のステップ10
3及びステップ104は、マイクロ命令I4に該当する
。このようにして、ループ処理が実行される。
This corresponds to microinstruction b, Is. Next, the process proceeds to step 103, and it is checked whether the content of LPCg is "0" or not. If it is "0", the process is terminated, and if it is not "0", LPC8ftr-IJ is performed and further 8'l 'ACK4
By jumping to the address indicated by 0, the process returns to step 102 again. Here, step 10 within the dashed line
3 and step 104 correspond to microinstruction I4. In this way, loop processing is executed.

これを、第8図の装置で実行すると、その各部は、マシ
ンサイクル毎に、第11図の如く変化する。
When this is executed with the apparatus shown in FIG. 8, each part changes as shown in FIG. 11 every machine cycle.

先ス、マイクロ命令Ioが実行される。このマイクロ命
令は、いわば初期化に類似した処理であって、例えば、
当初MPCIが示すアドレスのマイクロ命令Ioが0M
2から読み出され、IR,6ヘセツトされるものとする
。第1番目のサイクルで、マイクロ命令Ioの実行によ
って、DEC7は、書き込み回数(−2)とロードイネ
ーブル信号51W(−rl J ”)とを出力する。こ
の結果、バッファ27を介して、ライトカウンタn1リ
ードカウンタ23には、書き込み回数がセットされ、ロ
ードイネーブル信号51Wは「0」とされ、バッファI
にも書き込み回数がラッチされる。これによシ、DBC
7内部には、PIF020に必要なデータがセットされ
、ループ処理の準備状態となったことが記憶される。同
時に、マイクロ命令Isがフェッチされ、0M2から出
力されセレクタ30ヲ介してIR6ヘセツトされる。
First, microinstruction Io is executed. This microinstruction is a process similar to initialization, for example,
Initially, the microinstruction Io at the address indicated by MPCI is 0M.
2 and set to IR,6. In the first cycle, by executing the microinstruction Io, the DEC 7 outputs the write count (-2) and the load enable signal 51W (-rl J ''). The number of writes is set in the n1 read counter 23, the load enable signal 51W is set to "0", and the buffer I
The number of writes is also latched. For this, DBC
Inside 7, necessary data is set in PIF020, and it is stored that it is ready for loop processing. At the same time, the microinstruction Is is fetched, output from 0M2, and set into IR6 via selector 30.

次に、第2番目のサイクルで、MPCIが[Uカウント
アツプされ、マイクロ命令11の実行とマイクロ命令I
!のフェッチが行なわれる。即ち、LPCgには、「3
」がセットされ、5TACK40には、マイクロ命令I
2のアドレスが記憶され、DEC8には、次のマイクロ
命令以降がループ処理である旨知らされ、FIFO20
に対して、カウントイネーブル信号52Wが「1」とし
て与えられ、Rwnもアクティブとなる。
Next, in the second cycle, MPCI is counted up [U] and microinstruction 11 is executed and microinstruction I
! is fetched. In other words, LPCg has “3
” is set, and 5TACK40 contains the microinstruction I.
The address of FIFO 20 is stored, and the DEC 8 is informed that the next microinstruction and subsequent steps are loop processing.
, the count enable signal 52W is given as "1", and Rwn also becomes active.

次に、第3番目のサイクルでは、マイクロ命令すの実行
、定数データ勾のフェッチ、FIFO20へのマイクロ
命令l!の書き込みが行なわれる。即ち、DEC7によ
う、マイクロ命令I!がデコードされ、定数データを参
照する命令であると判る。
Next, in the third cycle, the microinstruction is executed, the constant data is fetched, and the microinstruction l! is sent to the FIFO 20. is written. That is, the DEC7 microinstruction I! is decoded and found to be an instruction that refers to constant data.

PROCIQ内では、定数データーがXR16ヘセツト
され、勘がR,A M 15からYR17ヘセツトされ
るだけで、実際の演算は行なわれない1また、セレクタ
30はIn2の出力を選択し、In2にはマイクロ命令
12がセットされている。一方、FIFO20では、′
BJWEがアクティブであるので、In2の出力である
マイクロ命令I−が、ライトカウンタ22の出力するア
ドレスへ書き込まれる(第11図のWは、書き込みe、
Rは読み出しを、夫々意味する)。臀き込み終了となり
、カウントイネーブル信号52WがrOJとなると、ラ
イトカウンタ22はカウントダウンし、「2」から「1
」となる。第44目のサイクルでは、マイクロ命令12
の実行の後半の動作がなされる。即ち、P凡ocioで
演算が行なわれ、乗算結果aoXOが得られるとともに
、CAR,5、RAR14が夫々、「1」カウントアツ
プされて、boとyoに対応するアドレス作成がなされ
る。
In PROCIQ, the constant data is set to XR16, and the intuition is set from R, A M 15 to YR17, but no actual calculation is performed.1 Also, the selector 30 selects the output of In2, and the micro Instruction 12 is set. On the other hand, in FIFO20, '
Since BJWE is active, the microinstruction I-, which is the output of In2, is written to the address output by the write counter 22 (W in FIG. 11 is the write e,
(R means read, respectively). When the kneeling is finished and the count enable signal 52W becomes rOJ, the write counter 22 counts down and changes from "2" to "1".
”. In the 44th cycle, microinstruction 12
The second half of the execution is performed. That is, an arithmetic operation is performed on PxO to obtain the multiplication result aoXO, and CAR, 5, and RAR14 are each counted up by 1, and addresses corresponding to bo and yo are created.

また、マイクロ命令I3がフェッチされる。Also, microinstruction I3 is fetched.

第5番目のサイクルでは、マイクロ命令Isの実行の前
半の動作がなされる。セレクタ(9)は、In2の出力
を選択し、In2にはマイクロ命令11がセットされる
。一方、第4番目のサイクルで、カウントイネーブル信
号52Wが「1」とされ、RWEがアクティブとされる
から、マイクロ命令11は、F’IFO20のR,AM
2i内へ格納される。このときの格納アドレスは、ライ
トカウンタ22が出力する。
In the fifth cycle, the first half of the execution of the microinstruction Is is performed. The selector (9) selects the output of In2, and microinstruction 11 is set in In2. On the other hand, in the fourth cycle, the count enable signal 52W is set to "1" and RWE is activated, so the microinstruction 11 controls the R and AM of F'IFO20.
2i. The write counter 22 outputs the storage address at this time.

マイクロ命令11の書き込みが終了すると、カウントイ
ネーブル信号52Wが「0」とされ、ライトカウンタ2
2はカウントダウンされてrlJから「0」となる。そ
ζで、第2のゼロ検出回路26は、「0」を検出し、そ
の出力であるカウントイネーブル信号52Ri「xJに
する。これによシ、リードカウンタ詔はカウント動作可
能とな)、また、カウントイネーブル信号52RはDE
C7に与えられ、次の命令がループ処理の最終命令であ
ることが示される。
When writing of the microinstruction 11 is completed, the count enable signal 52W is set to "0", and the write counter 2
2 is counted down and becomes "0" from rlJ. Then, the second zero detection circuit 26 detects "0" and outputs the count enable signal 52Ri "xJ. As a result, the read counter command is enabled to perform counting operation)," and , the count enable signal 52R is DE
C7, indicating that the next instruction is the final instruction of loop processing.

第6番目のサイクルでは、マイクロ命令Inの実行の後
半の動作がなされる。つまj5、PROCIO内で、乗
算bo yoが行なわれ、この結果とAC013内のデ
ータat)Xoとが加えられ、この結果が人CCl3に
セットされる。これ以後に、CAR5、R,AR14が
n」カウントアツプされ、al、xtに対応するアドレ
スが作成される。また、マイクロ命令14のフェッチが
行なわれる。
In the sixth cycle, the second half of the execution of the microinstruction In is performed. So, in j5, PROCIO, a multiplication bo yo is performed, this result is added to the data at) Xo in AC013, and this result is set in person CCl3. After this, CAR5, R, and AR14 are counted up by n'', and addresses corresponding to al and xt are created. Additionally, the microinstruction 14 is fetched.

第7番目のサイクルでは、マイクロ命令I4が実行され
る。ACC13の内容aL1XD+ bo yoをRA
M15へ格納する。同時に、第6番目のサイクルにおい
てカウントイネーブル信号52Wが「1」とされるので
、マイクロ命令■4は、RAM2i内のライトカウンタ
22が出力するアドレスゼロへ格納される。
In the seventh cycle, microinstruction I4 is executed. ACC13 contents aL1XD+ bo yo RA
Store in M15. At the same time, the count enable signal 52W is set to "1" in the sixth cycle, so the microinstruction (4) is stored at the address zero output by the write counter 22 in the RAM 2i.

また、DEC7は、第6番目のサイクルで、カウントイ
ネーブル信号5zRirojとして受けていて、ループ
処理の最終命令であることを知らされているので、セレ
クタ30ヲ制御し、FIFO20の出力を選択し、IR
6ヘセツトする。このときくリードカウンタnは、「2
」となっているので、これに対応して、RAM21から
マイクロ命令12力;読み出されていることになる。こ
の後、DEC7は、リードクロックをリードカウンタ塾
へ与え、リードカウンタ23を「1」カウントダウンす
る。
Further, in the sixth cycle, the DEC 7 receives the count enable signal 5zRiroj and is informed that this is the final instruction of the loop processing, so it controls the selector 30, selects the output of the FIFO 20, and inputs the IR
Set to 6. At this time, the read counter n is “2”.
”, correspondingly, 12 microinstructions are read out from the RAM 21. Thereafter, the DEC 7 supplies the read clock to the read counter cram school and counts down the read counter 23 by "1".

即ち、このサイクルでは、FIFO20に対してマイク
ロ命令I4の書き込みと、マイクロ命令I3の読み出し
とが並行して行なわれる。
That is, in this cycle, the microinstruction I4 is written into the FIFO 20 and the microinstruction I3 is read out in parallel.

これ以降は、LP01の内容が「0」となυ、マイクロ
命令I4の実行が終了するまで、PIFO20の出力が
セレクタ3oヲ介してIR6ヘセツトされることになる
。第9図の例では、ループ回数力;−以上なので、第8
番目のサイクル以降の処理も行なわれる。第8番目のサ
イクル以降の処理で、MPClにf9TAcK40の内
容がセットされたシ、丁4二j’カウントアツプされた
シしても、セレクタ4はCAR5の出力を選択するよう
にDEC7が制御している。従って、上記λ4PCIの
動作&ま不要なようであるが、ループ処理が終了したと
き、MPCIが正しい内容となっているように、この動
作を行なわせるものである。そして、第8番目のサイク
ルでは、マイクロ命令I2の実行によシ、al Xlが
ACC13にセットされ、0M2からは定数データb1
がフェッチされる。次に、第9番目のサイクルでは、マ
イクロ命令Igの実行によ’) 、bs ysが作成さ
れかつ、a+ X+ + bx 7xが作成され−IA
CC13ヘセットされる。更に、第10番目のサイクル
では、マイクロ命令1番が実行され、上記演算結果がR
AM15ヘセツトされ、次のサイクルへ進む。このよう
に、F工FO20によシマイクロ命令が出力されている
間は、第8番目のサイクルでは、第3と第4番目のサイ
クルに該当する処理の実行がなされ、第9番目のサイク
ルでは、第5と第6番目のサイクルに該当する処理の実
行がなされ、第10番目のサイクルでは第7番目のサイ
クルに該当する処理が実行されるというように、マイク
ロ命令のフェッチのサイクルが不要なだけ、処理を効率
化できる。尚、第11、第12番目のサイクルでは、第
8、第9番目のサイクルに該当する処理がなされる。
After this, the content of LP01 becomes "0" υ, and the output of PIFO 20 is set to IR6 via selector 3o until the execution of microinstruction I4 is completed. In the example of Fig. 9, the loop number is more than -, so the 8th
Processing after the th cycle is also performed. In the processing after the 8th cycle, even if the contents of f9TAcK40 are set in MPCl and the count is increased, the DEC7 controls the selector 4 so that it selects the output of CAR5. ing. Therefore, although the operation of the λ4PCI described above may not be necessary, this operation is performed so that the MPCI has the correct contents when the loop processing is completed. Then, in the eighth cycle, al Xl is set to ACC13 by the execution of microinstruction I2, and constant data b1 is
is fetched. Next, in the ninth cycle, by executing the microinstruction Ig, bsys is created, a+X+ + bx 7x is created, and -IA
Set to CC13. Furthermore, in the 10th cycle, microinstruction number 1 is executed and the above operation result is R.
It is set to AM15 and proceeds to the next cycle. In this way, while the microinstruction is being output to the F-engine FO20, the processes corresponding to the third and fourth cycles are executed in the eighth cycle, and the processes corresponding to the third and fourth cycles are executed in the ninth cycle. , the processing corresponding to the 5th and 6th cycles is executed, and the processing corresponding to the 7th cycle is executed in the 10th cycle, so that the microinstruction fetch cycle is unnecessary. only, processing can be made more efficient. Note that in the 11th and 12th cycles, processes corresponding to the 8th and 9th cycles are performed.

このようにして、ループ回数え+1を実行すると、RA
M15には、” −a!xL+ bL’jJtが格納さ
れていることになる。
In this way, when the loop count +1 is executed, RA
"-a!xL+bL'jJt" is stored in M15.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、定数データを参
照する必要がある命令であっても1サイクルで処理でき
る。しかも、本発明は、単一命令の繰シ返しループ処理
だけでなく、複数命令の繰)返しループ処理も可能であ
る。
As described above, according to the present invention, even an instruction that needs to refer to constant data can be processed in one cycle. Furthermore, the present invention is capable of not only repeating loop processing of a single instruction but also repeating loop processing of multiple instructions.

即ち、従来例において、マイクロ命令11〜I4は、マ
イクロ命令h、Inについて2サイクル、マイクロ命令
I4について1サイクル必要なため、n回のループ処理
では5nサイクル必要であった。しかし、本発明では、
2回目以降のループでは、マイクロ命令Is、Igにつ
いても1サイクルで実行可能なため、合計(3n+2)
サイクルで済む。nf大とすると、従来のめのサイクル
で処理可能なことが判る。
That is, in the conventional example, microinstructions 11 to I4 require two cycles for microinstructions h and In, and one cycle for microinstruction I4, so 5n cycles are required for n loop processing. However, in the present invention,
In the second and subsequent loops, the microinstructions Is and Ig can also be executed in one cycle, so the total number is (3n+2)
It's a cycle. It can be seen that if nf is large, it can be processed using the conventional cycle.

また、実施例では、マイクロ命令12〜N4の中の2命
令が定数データを参照する必要があったので処理速度が
40%改善されたが、全てのマイクロ命令が定数データ
を参照する必要がある場合には、処理速度は50%改善
される。
In addition, in the embodiment, the processing speed was improved by 40% because two of the microinstructions 12 to N4 needed to refer to constant data, but all microinstructions need to refer to constant data. In some cases, processing speed is improved by 50%.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のマイクロ命令制御方式を採用したマイク
ロ命令制御装置のブロック図、第2図は第1図の装置の
定数データを参照しないマイクロ命令による動作のタイ
ミングチャート、第3図は第1図の装置の定数データを
参照しないマイクロ命令による動作をマシンサイクル毎
に示した図、第4図は第1図の装置の定数データを参照
するマイクロ命令による動作のタイミングチャート、第
5図は第1図の装置の定数データを参照するマイクロ命
令による動作をマシンサイクル毎に示した図、第6図は
第1図の装置でΣOL XLの処理をしたb=1 ときの動作をマシンサイクル毎に示した図、第7図は従
来の他のマイクロ命令制御装置で第6図と同様の処理を
したときの動作をマシンサイクル毎に示しだ図、第8図
は本発明の方式を採用したマイクロ命令制御装置のブロ
ック図、第9図は第8図の要部ブロック図、第10図は
第8図の装置で行5処理のフローチャート、第11図は
第10図の処理を第8図の装置で行なった場合の動作を
マシンサイクル毎に示した図である。 1・・・マイクロプログラムカウンタ 2・・・制御記憶部 3・・・制御回路4.30・・・
セレクタ 5・・・定数データアドレスレジスタ 6・・・命令レジスタ 7・・、命令デコーダ8・・・
ループカウンタ 10・・・演算部20・・F’IFO
(命令記憶再生部)21−RAM 22・・・ライトカ
ウンタ23・・・リードカウンタ 24・・・第1のゼロ検出回路 25・・・オアゲート 26・・・第2のゼロ検出回路 代理人 弁理士 本 1) 崇
Fig. 1 is a block diagram of a microinstruction control device that employs a conventional microinstruction control method, Fig. 2 is a timing chart of an operation using microinstructions that do not refer to constant data of the device in Fig. Figure 4 is a timing chart of the operation of the device shown in Figure 1 by a microinstruction that refers to constant data. Figure 1 is a diagram showing the operation by a microinstruction that refers to constant data of the device in each machine cycle, and Figure 6 is a diagram showing the operation in each machine cycle when b = 1 when processing ΣOL XL with the device in Figure 1. Figure 7 shows the operation for each machine cycle when processing similar to Figure 6 is performed using another conventional microinstruction control device, and Figure 8 shows a microcontroller using the method of the present invention. A block diagram of the instruction control device, FIG. 9 is a block diagram of the main part of FIG. 8, FIG. 10 is a flowchart of row 5 processing in the device of FIG. 8, and FIG. FIG. 3 is a diagram showing the operation performed by the apparatus for each machine cycle. 1... Micro program counter 2... Control storage unit 3... Control circuit 4.30...
Selector 5...constant data address register 6...instruction register 7..., instruction decoder 8...
Loop counter 10...Arithmetic unit 20...F'IFO
(Instruction storage/reproduction unit) 21-RAM 22...Write counter 23...Read counter 24...First zero detection circuit 25...OR gate 26...Second zero detection circuit agent Patent attorney Book 1) Takashi

Claims (1)

【特許請求の範囲】[Claims] マイクロ命令とマイクロ命令の実行の際に使用する定数
データとを、夫々のデータの格納されるアドレスが重複
しないように制御記憶部に配置し、このデータを時分割
動作で連続して読み出して処理を実行するマイクロ命令
制御方式において、マイクロ命令を所定量記憶可能であ
るとともに、読み出し可能な命令記憶再生部と、命令レ
ジスタに対し、前記制御記憶部の出力と前記命令記憶再
生部の出力とのいずれか一方を選択出力するセレクタと
を設け、第1の処理においては、マイクロ命令及び定数
データを前記制御記憶部から前記命令レジスタへ読み出
して実行するとともに、該動作において読み出されたマ
イクロ命令のみを前記命令記憶再生部へ順次書き込み、
第2以降の処理においては、該命令記憶再生部に格納さ
れたマイクロ命令を前記命令レジスタへ与えるとともに
、定数データを前記制御記憶部から読み出し、順次処理
を実行するようKしたことを特徴とするマイクロ命令制
御方式。
Microinstructions and constant data used when executing microinstructions are placed in the control memory so that the addresses where each data is stored do not overlap, and this data is read out continuously in a time-sharing operation and processed. In a micro-instruction control method for executing a micro-instruction, an instruction storage and reproducing section capable of storing and reading a predetermined amount of micro-instructions, and an instruction register having an output of the control storage section and an output of the instruction storage and reproducing section. and a selector for selectively outputting one of them, and in the first process, the microinstruction and constant data are read from the control storage section to the instruction register and executed, and only the microinstruction read in the operation is executed. are sequentially written into the instruction storage and reproduction section,
In the second and subsequent processes, the microinstruction stored in the instruction storage reproducing unit is given to the instruction register, constant data is read from the control storage unit, and the processes are sequentially executed. Microinstruction control method.
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