JPS60219881A - ビデオ信号用メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオ信号用メモリに関し、特に、従来のフ
レーム・メモリ・システムに比べて少ないメモリで構成
されるフレーム・メモリ・システムに関する。

発明の背景 ここに言うフレーム・メモリ・システムとは、１つのビ
デオ信号フレームの情報を貯えることのできる容量を持
ったメモリを意味する。再生ビデオ画像を強調するため
に、フレーム・メモリ・システムを使ったビデオ信号処
理システムが既に開発されている。しかしながら、一般
に、メモリ装買の値段が高すぎるために、このフレーム
・メモリ・システムは一般消費者用のビデオ製品に使用
することができない。最近の半導体処理技術の進歩に伴
って、メモリの値段が下り、フレーム・メモリ・システ
ムを一般消費者用のテレビジョン受像機に使用すること
が可能となった。

テレビジョンのビデオ信号処理技術は、現在、ディノタ
ル方式でビデオ信号処理を行なう傾向にある。通常のチ
ューナ／中間周波から送られるベースバンド複合ビデオ
信号は、カラー副搬送波周波数（例えば、ＮＴＳＣ信号
の場合、１４．３２　ＭＨｚ　）の４倍の周波数です／
シリングされ、・ぐルス符号変調（以下、ＰＣＭという
。）形式に変換される。

次いで、ＰＣＭ信号は、例えば、２進の算術演算を使っ
て処理される。ＰＣＭ信号は、典型的には８ビツト幅で
ある。１つのビデオ・ラインには、約９１０のサンゾル
が入っており、１つの信号フレームには、約５１２の有
効ラインがある。従って、１つのビデオ信号フレームを
貯えるのに必要な総メモリは、８Ｘ９１０Ｘ５１２＝３
，７２７，３６０ビ。

トである。必要なメモリを１０チ、すなわち約４００．
０００ビ、ト程度でも減少させることができれば、メモ
リの値段を大巾に下げることが可能である。

統語的に見て、ビデオ信号の隣接サンプル間には高い相
関関係が存在する。８ビ、トのサンプルで表わされる白
黒画像の場合、平均して、隣接サンゾルの最上位４ビツ
トは、時間軸上の７０チ以上にわたって同一である。複
合カラー・ビデオ信号の場合、同一の副搬送波位相の最
も近いサンゾルの最上位４ビツトは、時間軸上の５０％
以上にわたって同一である。サンプルの最上位４ビツト
に含まれている情報は、冗長度が高く、すべてのサンプ
ルの最上位４ビツトをフレーム・メモリ・システムに貯
える必要性はほとんどない。

発明の目的 本発明の目的は、ビデオ信号の統計的相関関係を利用す
ることにより、ビデオ信号の画質に影響を及ぼすことな
く、１つのメモリ・フィールドもしくはメモリ・フレー
ムを貯えるために必要なメモリ量を減少させることであ
る。

発明の概要 本発明の原理によるメモリ・システムは、Ｎビットのデ
ィノタル・サンゾルで表わされるビデオ信号を貯える。

サンプルは、最上位Ｍビットと最下位Ｎ−Ｍビットで構
成される。エンコーダは、連続する一対のサンプルの最
上位Ｍビットに応答し、２つのサンプルの最上位Ｍビッ
トが同一であるか異なっているかを示すフラグ信号を発
生する。

第１のメモリは、最下位Ｎ−Ｍビットおよび各サンプル
についての対応するフラグ信号を貯える。

第２のメモリは、最上位Ｍビットが対をなす他のサンゾ
ルと異なるサンプルについてのみ、その最上位Ｍビット
を貯える。

本発明は、ＰＣＭのディノタル形式で表わされるビデオ
信号の１つのフィールドもしくはフレームを貯えるだめ
の回路である。本発明の回路は、隣接サンプルを逐次検
査し、隣接サンプルの最上位４ビツトが同一であるか否
かに応じてフラグ・ビットを発生する検出器を備えてい
る。最上位４ビツトが同じであれば、フラグ・ビットは
論理０であり、最上位４ビツトが同じでなければ、フラ
グ・ビットは論理１である。第５ビ、トとしてのフラグ
・ビットが付けられた、すべてのビデオ・サンゾルの最
下位４ビツトが第１メモリ・ブロックに貯えられる。

ビデオ・サンダルの最上位４ビツトは、エンコーダに供
給され、エンコーダの出力は、第１メモリ・ブロックよ
りも小さい第２メモリ・ブロックに供給される。エンコ
ーダは、最上位４ビツトが直前のサンプルの最上位４ビ
ツトと異なるサンゾルについてのみ、その最上位４ビツ
トを出力する。

これらの最上位４ビツトは、第２メモリ・ブロックに貯
えられる。これらの最上位４ビツトは、最上位ビットの
総数のわずか４０チを占めるにすぎない。

第１メモリ・ブロックのアドレスは、ビデオのサン！リ
ング周波数に同期したシステム・クロックにより制御さ
れる。第１メモリ・ブロックは、貯えられた最下位４ビ
ツトとフィールドもしくはフレーム周期だけ遅延したフ
ラグ・ビットを逐次出力する。第２メモリ・ブロックへ
のアドレスは、遅延したフラグ・ビットに応答して制御
され、第２メモリ・ブロックから遅延した最上位４ビツ
トを発生する。遅延した最上位４ビツトは、遅延したフ
ラグ・ビットにも応答するデコーダに供給される。デコ
ーダは、遅延した最上位４ビツトを適当に遅延した最下
位４ビツトに付加して、８ビツトの入力サンプルに対応
する、１フイールドもしくは１フレ一ム周期だけ遅延し
た８ビツトのビデオ・サンダルを再構成する。

実施例 図において、太い線は多ビットのディノタル信号路を表
わし、細い線は単一ビットのディノタル信号路もしくは
アナログ信号路を表わす。

複合ビデオ信号は、位相および振幅変調された搬送波（
一般に、副搬送波と呼ばれる。）であるカラー信号と、
カラー信号に重畳された広帯域信号であるルミナンス信
号で構成されている。複合信号の特性は、振幅変調され
た正弦波信号に極めて類似している。正弦波信号は、ビ
デオ・ラインとビデオ・ラインの間に１８０°の位相差
を有する。

１つのビデオ信号フレームが１つの画像を構成し、２つ
のビデオ信号フィールドで構成されている。

各フィールドのビデオ信号ラインは約２６２本である。

１つのフレームが表示される場合、１つのフィールドの
ラインが他のフィールドの間に間挿される。従って、所
定フレームの２つのフィールドに含まれている情報は極
めて類似しており、すなわち、フィールド間の情報は高
い相関関係にある。既に述べたように、ライン間の情報
には高い相関関係がある。

第１Ａ図は、１つのフィールドから送られるアナログ複
合ビデオ信号の２つの連続するラインの一部の振幅対時
間波形を示す。この波形は正弦波として表わされ、周期
は副搬送波周波数に等しい。

大きな点Ａ〜Ｅは、アナログ信号がサンプリングされ、
ディノタル形式に変換される時点である。

以下の説明において、ビデオ信号は並列８ビ、トの符号
語に変換されるものと仮定する。サンシリング点は、周
期の４分の１間隔で発生し、従ってサンシリング周波数
は副搬送波周波数の４倍である。下側の波形は、隣接ラ
イン間の１８０°の位相関係を示しており、対応するサ
ンシリング点Ｗ−２を有する。

第１．Ｂ図は、各８ビツトのサンゾルの最上位４ビツト
の相関関係を示すヒストグラム図である（第１Ａ図参照
）。第１Ｂ図のデータは、５００の゛オフ−ニア″放送
ビデオ・フレームのサンプリングからイ０られたもので
ある。波形において、最も近い同相のサンダル、例えば
、ＡとＥの場合、最上位４ビ、トが時間軸上において６
８チ同一であった。ライン間の対応するサンプル、例え
ば、Ａと（−）Ｗは、最上位４ビツトが時間軸上におい
て６８５チ同一であった。サンダルＡ、Ｅと（−）Ｗは
、最上位４ビツトが時間軸上において５０−同一であり
、所定のフィールドにおいてライン間の情報に高い相関
関係があることを示しており、このことから、第１Ａ図
に示す２つのライン間に生じる（交互のフィールドから
）間挿されたラインと図示したラインの中のいずれかの
ラインとの間に高い相関関係があるものと考えることが
できる。

サンプルへの最上位４ビ、トは、時間軸上６０チ以上に
わたってサンダルＥの最上位４ビツトと同一である。従
って、サンプルＡからサンゾルＥまでの最上位４ビツト
の値の変化は、時間軸上４０チ以下で生じる。メモリ・
システムの冗長性を無くずためには、最上位ビットの４
０チだけをメモリに貯えればよい。８ビツトのシステム
の場合、貯えられる最上位のビット数はサンダル当り平
均１．６ビツトとなる。各サンプルについて最下位ビッ
トを貯え、先行のサンゾルと異なる最上位ビットだけを
貯え、最上位ビットの変化を示すフラグ・ビットを各サ
ンプルについて貯えるシステムを考えてみると、相関度
が６０チ以上のシステムについてのメモリ容量は、全フ
レーム・メモリの８３％以下となる。このことは、６３
３．０００ビツトのメモリ容量を節約できることを意味
する。

第２Ａ図は、以上説明した原理に従って動作するフレー
ム・メモリ・システムの一実施例である。

このシステムは、単一フレームを取り出した後、静止も
しくは固定フレーム表示用として繰り返し出力するよう
に構成されている。この実施例において、最下位ビット
用メモリ２４は、直列型式、例えば、５ビツト幅の電荷
転送メモリであるものする。最上位ビット用メモリ３２
は、アドレス・カウンタ３０によりアドレスされるラン
ダム・アクセス・メモリ（以下、ＲＡＭという。）であ
る。

この回路は、要素４６からのユーザの指令、クロック、
垂直同期信号および多分水平同期信号にも応答するコン
トローラ４４により制御される。コントローラ４４は、
例えば、要素４６からのキーボードによる２進指令に応
答して制御信号を出力するようにプログラムされたマイ
クロプロセッサから成るファームウェアで構成すること
ができる。

ディノタル信号処理の技術分野の当業者は、第２Ｂ図に
示すタイミング波形を利用して所要の制御信号を簡単に
プログラムすることができる。

再び第２Ａ図を参照すると、複合アナログ・ビデオ信号
が、入力信号路１０を介してアナログ・ディジタル変換
器（以下、ＡＤ変換器という。）１２に供給される。Ａ
Ｄ変換器１２は、そのサンプル・クロック入力端子Ｃに
供給されるクロック信号に応答し、アナログ信号を副搬
送波の４倍の周波数で８ビツトの符号語に変換する。８
ビツトの符号語はクロック発生器１４および同期検波器
１６に供給される。位相固定ループに結合された発振器
を含んでいるクロック発生器１４は、ディジタル化され
たビデオ信号をサンプリングして得られるバースト成分
に応答し、バーストに位相固定された、副搬送波の４倍
の周波数のクロック信号を発生する。クロック発生器１
４からのクロック信号はＡＤ変換器１２に供給され、ま
た最下位ビット用メモリ２４に供給され、メモリ２４を
通過するデータを制御する。ＡＤ変換器１２からのディ
ノタル化ビデオ信号に応答する同期検波器１６は、ビデ
オ信号の垂直同期信号に一致する・ぞルス化出力信号Ｖ
　５ＹＮＣを発生ずる。同期検波器Ｊ６は、水平同期パ
ルスＨ５ＹＮＣも抽出する。

Ｖ　５ＹＮＣおよびＨ５ＹＮＣの信号は、コントロー２
４４に供給され、コントローラ４４から発生する信号ノ
タイミングを制御する。ディノタル化ビデオ信号に応答
する同期検波器およびクロ、り発生器は、いずれもディ
ノタル・ビデオ信号処理の技術分野において既知である
から、ここではこれ以上説明しない。

ＡＤ変換器１２からのディジタル化信号の最上位４ビツ
トは、マルチプレクサ２２の第１の入力ポートに供給さ
れる。エンコーダ１８がらのフラグ・ビットは、各サン
プルからの最下位４ビツトに第５のビットとして付加さ
れ、マルチプレクサ２２に供給される。書込みすなわち
°′スナツチ”モードの動作の間、マルチプレクサ２２
ｉ１：、ＡＤ変換器１２からの最下位４ビ、トとフラグ
・ビットを最下位ビット用メモリ２４０入カポートに結
合する。最下位ビット用メモリ２４は、サンプリング・
クロ、りによりクロック制御されて供給データを受け取
る。最下位ビット用メモリ２４の出力、Ｎ−トからの信
号は、マルチプレクサ２２の第２の入力？−トに供給さ
れる。この信号は、読出しすなわち表示モードの間、メ
モリ２４の入力Ｊ？−トに帰還結合される。メモリ２４
が直列型の装置であるので、連続するフレーム期間の間
その情報を表示しなければならない場合、データが消失
しないように循環させる必要がある。

マルチプレクサ２２は、コントローラ４４にょ９結線５
０上に発生される信号φＢにより制御される。マルチプ
レクサ２２は、書込みモードの期間のみ新しいデータを
メモリ２４に供給する。書込みモード以外の期間では、
メモリ２４に現存している旧データが再循環され、従っ
て一度以上表示することができ、また、ダイナミック直
列型式のメモリの場合、連続的にリフレッシュされる。

ＡＤ変換器１２からの最上位４ビツトは、クロミナンス
位相と同一の連続するサングルを比較するエンコーダ１
８に供給される。新しいサンゾルの最上位４ビツトが先
行の同一位相のサンゾルの最上位４ビツトと異なる場合
、エンコーダ１８は、新しい最上位４ビツトを最上位ビ
ット用メモリ３２のデータ入力に送る。エンコーダ１８
は、同じサングルからの最下位ビットに付加されるフラ
グ・ビット（論理１の値）を発生する。また、このフラ
グ・ビットは、マルチプレクサ２８を介してアドレス・
カウンタ３０のクロック入力に結合される。このフラグ
・ビットが計数値を増加させ、対応する最上位ビットに
ついて、最上位ビット用メモリ３２中のアドレス・ロケ
ーションを発生する（メモリ３２への最上位ビット用デ
ータ・パスに遅延要素を入れて、アドレス・カウンタが
増加するのに要する時間を確保する必要のあることに注
意しなければならない）。一番最近のサンダルの最上位
ビットが、先行の同一位相サンプルの最上位ビットと同
じであれば、エンコーダ１８がら発生するフラグ・ビッ
トは論理０である。この場合、アドレス・カウンタ３０
は増加されず、従ってデータはメモリ３２に書込まれな
い。

アドレス・カウンタ３０は、そのリセット端子Ｒに供給
される制御信号φＣにより、例えば、零にセットされる
。結線５２に発生する制御信号φＣは、１フレーム期間
当り１回、複合ビデオ信号の垂直同期期間中に発生する
短い区間パルスである。制御信号φＢは、最上位ビット
用メモリ：３２の読出し／書込み（π／Ｗ）入力端子に
供給され、メモリ３２を読出しく出力）もしくは書込み
（入力）状態にする。信号φＢが論理１０レベル時、メ
モリ３２は書込みモードになり、信号φＢが論理００レ
ベルの時、メモリ３２は読出しモードになる。また信号
φＢは、メモリ３２が書込みモードの時、エンコーダ１
８からのフラグ・ビット信号をアドレス・カウンタ３０
の計数値入力端子に結合させるようにマルチプレクサ２
８を制御する。

信号φＢが低い状態になると、最上位ビット用メモリ３
２は、供給されるアドレス信号に応答して貯えられたデ
ータを読出す状態になる。信号φＢが低くなるのと同時
に、アドレス・カウンタ３０は制御信号φＣにより零に
リセットされ、また信号φＢは、最下位ビット用メモリ
２４が結線３８に発生する遅延フラグ・ビットをアドレ
ス・カウンタ３０の計数値入力端子に結合させるように
マルチプレクサ２８を制御する。また、信号φＢは、低
い論理状態になった時、最下位ビット用メモリ２４内の
データを再循環させるようにマルチプレクサ２２を制御
する。メモリ２４からの第１のフラグ・ビット出力は、
メモリ２４に貯えられている第１のサンプルからのデー
タと関連している。第１のサンゾルの最上位ビットはメ
モリ３２に貯えられ、フラグ・ビットに応答してアドレ
ス・カウンタによりアクセスされる。後に続く最上位ビ
ットのデータは、メモリ３２に入力された順序で、最下
位ビット用メモリ２４からの適当な最下位ビット出力と
同期してアクセスされる。

しかしながら、アドレス・カウンタ３０が制御信号φＣ
により零にリセットされ、第１のサンプルの最上位ビッ
トのデータがメモリ・ロケーション０に貯えられ、第１
の出力フラグ・ビットがアドレス・カウンタ３０を１の
計数値に増加させた場合、貯えられる最上位ビットのデ
ータは、メモリ２４からの最下位ビットのデータより１
サンプル分だけ先行しているメモリ３２からの出力であ
る。

従って、メモリおよびアドレス・カウンタの構成によっ
ては、メモリ２４とアドレス・カウンタ３０との間のフ
ラグ・ビットの結線中に１サンプルの遅延を入れて、メ
モリ３２からの最上位ビットのデータ出力を適当に時間
調整しなければならない場合もある。しかし、このよう
な時間調整の問題は、ディノタル・ビデオ信号処理の技
術分野の当業者には周知であるから、ここではこれ以上
説明しない。

最上位ビットのデータ中の１つを１つ以上のサンゾルの
最下位ビットのデータに付加しなければならないから、
最上位のビットと最下位のビット間の対応を確立もしく
はデコードする必要がある。

この機能は、メモリ３２からの最上位ビット出力および
メモリ２４からのフラグ・ビット出力に応答するデコー
ダ３４により実行される。デコーダ３４は、フラグ・ビ
ットにより制御され、最上位ビット位置の変化を記録し
なかった同相入力サンダルについての同じ最上位ビット
のストリングを発生する。次いで、デコーダ３４からの
最上位ビットのサンプルは、最上位のビット位置でメモ
リ２４からの最下位ビットに付加され、再構成８ビツト
信号サンダルを形成する。最下位ビットの（ｉｊ号路中
の遅延要素４０は、デコーダ３４の固有遅延を補償する
ものである。

再構成されたサンダルは、信号φＡにより制御されてサ
ンゾルを他の回路に通過させたり遮断したりするダート
回路３６に供給される。この実施例の場合、新しいフレ
ームが取り出されていなければ、再構成されたサンプル
が連続的に発生される。

第３Ａ図は、複合ビデオ信号もしくはそのクロミナンス
成分を貯えるために使われるエンコーダの一例を示す。

第３Ｂ図は、複合ビデオ信号の貯えられた最上位ビット
もしくは複合ビデオ信号のクロミナンス成分の蓄積最上
位ビットを出力するだめのデコーダの一例を示す。第１
Ａ図を参照すると、連続する４つのサンプルは、４分の
１周期のサンブリング位相のために最上位ビットが異な
る傾向にあることが分る。副搬送波の完全なる１周期分
離れたサンプル、例えば、５つのサンダルだけ離れたサ
ンダルは相関関係がある。従って、本発明を実施する場
合、５サンプル離れて連続する一対のサンプルの最上位
ビットの比較を行なう。

この比較を行なうために、第２Ａ図のＡＤ変換器１２か
らバス６０に送られる４つの最上位ビットは、１サンゾ
ル遅延段６２−７０の縦続接続部に供給される。遅延段
６２−７０は、サンプリング周波数でクロック制御され
る。遅延段の出力ポートにおける文字Ａ−Ｅは、第１Ａ
図のサンシリング点Ａ−Ｅに対応する。遅延段６２から
のサンプルＥと、４分の１周期が４つ、すなわち４つの
す／ｆル周期分だけ遅延している遅延段７０からのサン
プルＡは、結線７６上にフラグ・ビットを発生する比較
器７２に供給される。比較器７２は、２つのサンプルが
異なっていると、論理１のフラグ・ビットを発生し、２
つのサンゾルが同じであれば、論理Ｏのフラグ・ビット
を発生する。論理１のフラグ・ビットによりクロック制
御されて、ｌ！ｆ延段６２からの最上位ビットＥがＤ型
のラッチ７４に入る。う、チア４は、パス７８を介して
Ｅの最上位ビットを第２Ａ図の最上位ビット用メモリの
データ入力ポートに供給する。フラグ・ビットが０の場
合、Ｅの最上位ビットはラッチ７４に入らず、従って最
上位ビット用メモリにも供給されない。

各ビデオ信号ラインについて、最少限度の数のサンプル
、例えば、最初の４つのサンプルが確実に最上位ビット
用メモリに貯えられるようにすることが望ましい。これ
は、ラッチ７４のクロック入力端子Ｃに供給されるフラ
グ・ビットと適当な制御信号、例えば、遅延された水平
同期信号Ｈ８ＹＮＣとの論理和をとることによって実現
できる。

第３Ｂ図のデコーダは、第３Ａ図のエンコー７ダの機能
と相補関係にある機能を実行する。第１Ａ図を参照する
と、サンゾルＥ、Ｆ、Ｇ、Ｈの最上位ビットがサンゾル
Ａ、Ｂ、Ｃ，Ｄの最上位ビットとそれぞれ同じであれば
、サンプルＢ、Ｆ、Ｇ。

Ｈの最上位ビットはメモリに貯えられない。サンプルＡ
、Ｂ、Ｃ，Ｄの最上位ビットは、互いに異なる傾向にあ
る。サンプルＡの最上位ビットに等しい、例えばサンプ
ルＥの最上位ビットを供給するためには、メモリからサ
ンプルＤの最上位ビットを出力した後、サンプルＡの最
上位ビットを利用できるようにする必要がある。従って
、サンプルＡの最上位ビットは、４つのサンゾル周期の
間、貯えておく必要がある。同様に、サンダルＦ　、　
Ｇ。

Ｈについて、は、サンプルＢ、Ｃ，Ｄの最上位ビットを
利用するため、これらも４つのサンプル周期の間遅延さ
せなければならない。

第３Ｂ図を一参照すると、４つのサンプル周期の遅延が
遅延段８８−９４の縦続接続により与えらＪ′Ｌること
か分る。遅延段９４の出力ポート９６は所望の最上位ビ
ットを発生する。最上位ビットは、最下位ビット用メモ
リ出力から結線３８′に送られる遅延フラグ・ビットに
より制御されるマルチブレフサ８６を介して縦続遅延段
に供給される。マルチフ０レクサ８６は、最上位ビット
用メモリの出力、１？−トから第１のデータ入力デート
に供給される最上位ビットおよび出力ポート９６から第
２のデータ入力、Ｉ？−トに供給される最上位ビットを
有する。マルチブレフサ８６は、論理１のフラグ・ビッ
トに応答して最上位ビット用メモリからの新しい最上位
ビット・データを縦続遅延段８８に結合する。また、マ
ルチブレフサ８６は、論理Ｏのフラグ・ビットに応答し
て出力ポート９６からの最上位ビットを縦続遅延段に帰
還させ、最上位ビットを循環させて更に４つのサングル
周期の間貯えるように遅延段を制御する。

ある種の応用例では、複合ビデオ信号のルミナンスとク
ロミナンスの成分をそれぞれ別に貯えることが望ましい
。この場合、最上位ビットおよび最下位ビット用メモリ
要素の大きさを適当に選択して、先に説明したのと同じ
方法を使うことができる。第４図は、そのような構成例
を示す。第４図において、アナログの複合ビデオ信号は
、この信号をディノタル化するＡＤ変換器１０２の端子
１００に供給される。ディノタル化された複合ビデオ信
号は、ルミナンス成分Ｙおよびクロミナンス成分Ｃに分
離するくし型フィルタ１０４に供給される。クロミナン
ス成分は、第２Ａ図の回路と同様に、メモリの縮小され
たフレーム・メモリ・システム１０８に供給される。ル
ミナンス成分は、エンコーダとデコーダの部分を除けば
、やはり第２Ａ図の回路と同様な縮小メモリのフレーム
・メモリ・システム１０６に供給される。適当なエンコ
ーダとデコーダが第５Ａ図と第５Ｂ図に示される。

第５Ａ図のエンコーダにおいて、くシ型フィルタからの
ルミナンス信号のサングルの最上位ビットは、縦続接続
された遅延段１１２および１１４の入カポ−）１１０に
供給される。遅延段１１２および１１４からの連続する
サンプルの最上位ビットは、同じでなければ論理１のフ
ラグ・ビットを発生し、同じであれば論理０のフラグ・
ビットを発生する比較器１１６に供給される。連続する
サンプルからの最上位ビットが同じでないと、フラグ・
ビットによるクロ、り制御によって最上位ビットが遅延
段１１２がらラッチ１１８に入れられる。ラッチ１１８
からの最上位ビットはバス１２０を介して最上位ビット
用メモリに結合される。一般に、ルミナンス信号は正弦
波成分を持っていないから、■サンプル周期以上離れて
いるサンプルを比較する必要はなく、従って、第３Ａ図
の回路において４つの縦続遅延段６４−７０が必要であ
ったのに対して、１つの遅延段１１４だけが必要である
。

第５Ｂ図に示されるルミナンス・システム用のデコーダ
はラッチ１３２である。最上位ビット用メモリからの最
上位ビットは、パス１３０を介してラッチ１３２に供給
され、ラッチのクロック入力結線１３６に供給されるフ
ラグ・ビットに応答して貯えられる。最上位ビットのデ
ータは、後続の論理１のフラグ・ビットが、最上位ビッ
トの変化を記録すべきであることを示すまでラッチに貯
えられる・実際には、ラッチ１３２は最上位ビット用メ
モリに一体化させることができる。

以上説明した実施例は、別々のフレーム周期中にサンゾ
ルを交互に読込んだり、メモリから続出したりする固定
フレームの応用例である。フレーム・メモリの設計分野
の当業者は、現行フレームからのサンプルをメモリに書
込み、これと同時に、先行フレーム期間中に貯えられた
サンプルを読出すシステムに対して以上説明した原理を
容易に応用することができるであろう。この場合、最上
位ビット用メモリは、多重化された入力、１？−）と出
力４？−トおよび多重化されたアドレス・カウンタを有
する２つもしくはそれ以上の並列メモリ要素に分割する
ことができる。このように構成すると、最上位ビットの
データが並列メモリ要素の１方に書込まれ、これと同時
に、貯えられているデータが並列メモリ要素の他方から
読出される。別の方法としては、最上位ビット用メモリ
要素は、売込れ先出しメモリ装置を有し、その入力およ
び／もしくは出力でバッファ機能のある直列メモリで構
成することもできる。

また、ビデオ信号のメモリ・システムの技術分野の当業
者には、ビデオ信号の有効部分の間だけデータを受け取
るようにメモリ要素の時間制御を行なうことによってメ
モリの大きさを更に縮小できることは容易に理解できる
ことであろう。例えば、各水平ラインの水平帰線消去期
間およびカラー・バースト期間の間、メモリにデータを
貯えないようにすることができる。

最後に、以上説明したエンコーダおよびデコーダは、水
平ラインに沿って配置されたサンプルに作用するもので
あるが、垂直に配置されたライン間のサンプル、あるい
は垂直サンゾルと水平サンプルの組合わせサンプルを比
較することによっても相関が得られることは容易に理解
し得るところである。

【図面の簡単な説明】

第１Ａ図は、複合ビデオ信号の２つの連続するラインの
一部を表わす時間対振幅波形図である。 ｉｌＢ図は、放送ビデオ画像の５００フレームについて
、複合ビデオ・サングルの相関関係を示すヒストグラム
図である。 第２Ａ図は、本発明を具体化するフレーム・メモリ・シ
ステムのブロック図であり、第２Ｂ図は、第２Ａ図のシ
ステムのタイミング図の一部を示す。 第３Ａ図は、第２Ａ図のシステムで使われるエンコーダ
のブロック図であり、第３Ｂ図は、第２Ａ図のシステム
で使われるデコーダのブロック図である。 第４図は、構成要素の形式で複合ビデオ信号を貯える装
置のブロック図である。 第５Ａ図および第５Ｂ図は、ルミナンス信号を貯えるよ
うに構成され、第２Ａ図のようなシステムで使われるエ
ンコーダとデコーダのブロック図である。 １２・・・アナログ・ディノタル（ＡＤ）変換器、１４
・・・クロック発生器、１６・・・同期検波器、１８・
・・エンコーダ、２２・・・マルチプレクサ、２４・・
・最下位ビット用メモリ、２８・・マルチプレクサ、３
０・・・アドレス・カウンタ、３２・・・最上位ピント
用メモリ、３４・・・デコーダ、３６・・・ダート、４
０・・・遅延要素、４４・・・コントローラ、４６・・
・ユーザ入力、７２・・・比較器、７４・・・ラッチ、
８６・・マルチプレクサ、１０２・・・アナログ・ディ
ノタル（Ａ　Ｄ）変換器ケ、１０４・・・くし型フィル
タ、１０６・・ルミナンス用縮小フレーム・メモリ、１
０８・・・クロミナンス用縮小フレーム・メモリ、１１
６・・・比較器、１１８・・・ラッチ、１３２・・・ラ
ッチ。 ％許出願人　アールシーニー　コーポレーション代理人
渡　辺　勝　徳

Claims (1)

【特許請求の範囲】
1. （１）最上位Ｍビットと最下位Ｎ−Ｍビットから成るＮ
   ビットの連続するＰＣＭ符号語によって表わされるビデ
   オ信号を貯えるだめのビデオ信号用メモリ・システムで
   あって、 前記連続する一対の符号語の最上位Ｍビットに応答し、
   一対の符号語の最上位Ｍビットが同じ場合と一対の符号
   語の最上位Ｍビットが異なる場合とを表わすフラグ・ビ
   ットを発生するだめの比較手段と、 各符号語の最下位Ｎ−Ｍビットおよび対応するフラグ信
   号を貯える第１のメモリと、 一対の符号語の最上位Ｍビットが異なる符号語について
   のみ、その最上位Ｍビットを貯える第２のメモリとを含
   んでいる前記ビデオ信号用メモリ・システム。