JPS60217633A - エツチング法 - Google Patents

エツチング法

Info

Publication number
JPS60217633A
JPS60217633A JP7294384A JP7294384A JPS60217633A JP S60217633 A JPS60217633 A JP S60217633A JP 7294384 A JP7294384 A JP 7294384A JP 7294384 A JP7294384 A JP 7294384A JP S60217633 A JPS60217633 A JP S60217633A
Authority
JP
Japan
Prior art keywords
etching
aluminum
film
polycrystalline silicon
silicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7294384A
Other languages
English (en)
Inventor
Masaki Shintani
正樹 新谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Nippon Victor KK
Original Assignee
Victor Company of Japan Ltd
Nippon Victor KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd, Nippon Victor KK filed Critical Victor Company of Japan Ltd
Priority to JP7294384A priority Critical patent/JPS60217633A/ja
Publication of JPS60217633A publication Critical patent/JPS60217633A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエツチング法に係シ、特に半導体デバイスの製
造に際して用いられるプラズマエツチング法に関するも
のである。
〔従来技術とその問題点〕
従来、例えば半導体デバイスのアルミニウム又はアルミ
ニウム合金(以下単にアルミニウムと称す)による配線
形成に際しては、プラズマエツチング法が用いられてい
る。
このようなプラズマエツチング処理によるア°ルミニウ
ム配線形成は、半導体デバイスが微細化すればする程そ
の精度拘止が要求されることになる。
この精度向上の要件の一つとして、工Zチング終了を正
確に行なうことがあり、エツチング終了時点を検出する
手段として従来ではプラズマ発光−スペクトルを観測す
る方法が用いられている。
例えば、アルミニウムを塩素系化合物のガスでエツチン
グした際のアルミニウムの発光スペクトル(396An
m )を観測すると、第3図に示すようなグラフが得ら
れる。すなわち、発光スペクトルを観測すると、エツチ
ング開始によって発光スペクトル強度は急激に立ち上が
シ、そして定常状態となシ、その後急激に低下し、エツ
チング終了時点(tの時点)で小さな値の定常状態を示
すような特性のグラフが得られる。同、エツチングが終
了していても発光スペクトル強度が零とならないのは、
エツチング終了後においてもプラズマ空間で発光スペク
トルを生じているからでアシ、この為tの時点でエツチ
ングが終了したのではなく、それ以前の例えは”Tの時
点でエツチングが終了している場合もある。
従って、アルミニウムの発光スペクトルを単に観測する
のみではエツチング終了時点の検出が正確に行なえると
は言えず、プラズマエツチング処理を高精度にコントロ
ールできず、従って半導体デバイスの精度は低下したも
のとなる。
特に、レジスト膜下のアルミニウム部分にもエツチング
、すなわちアンダーカットが起きている場合には、発光
スペクトル強度は第3図中点線で示されるようなものと
なり、エツチング終了時点の検出は極めて不正確なもの
となってしまう。
〔発明の開示〕
本発明者は、例えばアルミニウムのエツチングによる発
光スペクトルの観測より、アルミニウムの下に、例えば
薄い(約100〜500A厚)多結晶シリコン膜を設け
ておき、アルミニウムのエツチング終了と共にエツチン
グが開始される多結晶シリコンの発光スペクトルを観測
すれば、多結晶シリコン膜はそのエツチング速度がアル
ミニウムの場合よりも大きく、かつ薄いものであること
より、多結晶シリコンの発光スペクトル強度は鋭いピー
クをもつものとして表われることになり、仁の発光スペ
クトル強度変化を基にすればエツチング終了時点を簡単
に検出でき、従ってエツチングのコントロール精度が向
上することを見い出した。
すなわち、第2図に示す如く、例えばシリコンウェハー
1上に多結晶7リコン膜2が約100〜500A厚形成
され、この多結晶シリコン膜2上に約1μm厚のアルミ
ニウム膜3が形成され、このアルミニウム膜3上にエツ
チングに際してのマスクとなるレジスト膜4が形成され
ている場合において、例えばCCt、又はCCt、とB
Ct、との混合ガスといった塩素系化合物でプラズマエ
ツチングした場合、まずアルミニウム膜3がエツチング
を受け、アルミニウム膜3のエツチング2が終ると続い
て多結晶シリコン膜2がエツチングされることになる。
このプラズマエツチングに際して、抛光スペクトルを測
定すると、396.1nmのis、tctの発光スペク
トルは第1図中実線で示されるように観測され、つ−1
シアルミニウムのエツチング開始と共に発光スペクトル
強度は立ち上がり、そして定常状態の値となり、その後
低下していくものとなるが、この低下時において281
.7nmの5ICtの発光スペクトルが点線で示される
ように急峻なピークとして観測される。つまり、この点
線で示されるピークの立ち上がり時点で必要な部分のア
ルミニウムのエツチングが終了したことがわかり、点線
で示されるピークが消え、5iCZの発光スペクトル強
度が零になった時点で多結晶シリコン膜のエツチングも
終了したことがわかる。
そして、アルミニウム膜が半導体デバイスの配線用の場
合には、多結晶シリコンは導電性であるので、アルミニ
ウム膜3の下地層として多結晶シリコン膜2が存在して
いても差し支えなく、又、エレクトロマイグレーション
の影響がなくなるので却って好都合であり、又、第2図
に示す如く、アンダーカットが生じる場合でも、所定パ
ターンのレジスト膜4の下の多結晶シリコン膜2はエツ
チングされないので、アンダーカットも最小限にとどめ
られ、極めて好都合である。
〔実施例〕
半導体デバイスの電極配線工程に本発明を応用した場合
について説明する。
すなわち、シリコンウェハー上に約100〜500A厚
の多結晶シリコン膜をペーパーデポジション形成してお
き、この多結晶シリコン膜上に電極配線に必要な所定厚
のアルミニウム膜を全面にペーパーデポジション形成し
、そしてこのアルミニウム膜上に所定パターンのプラズ
マエツチング用のマクスであるレジストの形成されたも
のを、プラズマエツチング装置内に置く。
そして、エッチャントとして塩素系化合物を用いてプラ
ズマエツチングを行なう。このプラズマエツチングに際
して、発光スペクトルを観測すると、アルミニウムがプ
ラズマエツチングされている間はAAやAtct等のス
ペクトルが観測されるが、この観測ではプラズマエツチ
ングの開始は正確に判るものの、アルミニウム膜のプラ
ズマエツチング終了時点は正確に判断できない。
しかし、アルミニウム膜のエツチングが終り、薄い多結
晶シリコン膜がエツチングされだすと、多結晶シリコン
膜は薄いこと及び多結晶シリコン膜のエツチング速度は
大きなことより、多結晶シリコン膜のエツチングは直ち
に終了する。従って、この多結晶シリコン膜のプラズマ
エツチングの発光スペクトルは、半値巾の極めて小さな
急峻なピークとして表われる。この為、この発光スペク
トル強度が消える点をもってすれば多結晶シリコン膜の
エツチング終了を簡単に確認でき、又、この発光スペク
トルが観測され出した点をもってすればアルミニウム膜
のエツチング終了を簡単に確認できる。
つまり、アルミニウム膜の下地層である多結晶シリコン
膜のプラズマエツチングによる発光スペクトルを観測す
れば、プラズマエツチングの制御を簡単に行なえる。
従って、半導体デバイスの電極配線が極めて高精度なも
のとなり、半導体デバイスの信頼性及び耐久性が向上す
るものとなり、そして半導体デバイスが微細化されれば
される程本発明の価値は高いものとなる。
伺、上記実施例では配線用アルミニウム膜の下に導電憔
の多結晶シリコン膜が全面にある場合で述べたか、多結
晶シリコン膜をシリコンウェハーと配線用アルミニウム
膜との間に設けられていない場合にあっては、別の基板
上に多結晶シリコン膜あるいはアルミニウムとは異質で
エツチング速度が比較的大きな材質の薄い膜を設けてお
き、この膜上に配線用アルミニウム膜と同一条件のアル
ミニウム膜を設け、これらを同一条件でプラズマエツチ
ングし、例えば多結晶シリコン膜のプラズマエツチング
による発光スペクトルが観測され出した時点でもってア
ルミニウム膜のプラズマエツチングが終了したことを検
知し、プラズマエツチングを停止するようにしてもよい
又、上記実施例では半導体デノくイスの電極配線工程に
おけるアルミニウム膜のプラズマエツチングの場合を述
べたが、例えば5102膜あるいは多結晶シリコン膜そ
の他の種類の膜の場合でも、下地層が同一エッチャント
でプラズマエツチングできるものである場合には、本発
明を利用でき、プラズマエツチング加工精度が著しく向
上する。
〔効果〕
エツチング加工精度が著しく向上する。
しかも、エツチング加工精度向上の為に要するコストア
ップは機微たるものであり、そして従来のエツチング加
工装置をそのまま用いて行なえる。
【図面の簡単な説明】
第1図及び第2図は本発明に係るエツチング法の説明図
、第3図は発光スペクトルの説明図である。 特許出願人 日本ビクター株式会社 代理人 宇 高 克 ′71FA 才2聞 昨聞

Claims (1)

  1. 【特許請求の範囲】 ■ エツチングに際して被エツチング層下の下地層のエ
    ツチングによる発光スペクトルを観測し、該発光スペク
    トルの変化を基にしてエツチングを制御することを特徴
    とするエツチング法。 ■・特許請求の範囲第1項記載のエツチング法において
    、下地層が、その厚さは薄い層であるもの。 ■ 特許請求の範囲第1項又は第2項記載のエツチング
    法において、下地層が、エツチングに際して下地層上の
    被エツチング層のエツチング速度よシ大きなエツチング
    速度であるもの。
JP7294384A 1984-04-13 1984-04-13 エツチング法 Pending JPS60217633A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7294384A JPS60217633A (ja) 1984-04-13 1984-04-13 エツチング法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7294384A JPS60217633A (ja) 1984-04-13 1984-04-13 エツチング法

Publications (1)

Publication Number Publication Date
JPS60217633A true JPS60217633A (ja) 1985-10-31

Family

ID=13503962

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7294384A Pending JPS60217633A (ja) 1984-04-13 1984-04-13 エツチング法

Country Status (1)

Country Link
JP (1) JPS60217633A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686363A (en) * 1992-12-05 1997-11-11 Yamaha Corporation Controlled taper etching

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686363A (en) * 1992-12-05 1997-11-11 Yamaha Corporation Controlled taper etching

Similar Documents

Publication Publication Date Title
US5160407A (en) Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
KR960002070B1 (ko) 반도체장치의 제조방법
US6869810B2 (en) Manufacturing method of semiconductor device
JPS60217633A (ja) エツチング法
JPH0222809A (ja) 電子ビームを用いて位置合わせマークの位置を検出する方法及び装置
KR100489599B1 (ko) 반도체 장치의 제조 방법
US5261998A (en) Method for detecting an end point of etching in semiconductor manufacture using the emission spectrum of helium
JPH08148474A (ja) ドライエッチングの終点検出方法および装置
JP3239466B2 (ja) エッチング方法及びエッチング装置
JPS6246976B2 (ja)
JPH0458167B2 (ja)
JPS6290934A (ja) 平坦化エツチング方法
JPH05347279A (ja) プラズマエッチング方法及び装置
JPS60251626A (ja) エツチングの終点検出方法
JPS58132933A (ja) 選択ドライエツチング方法
KR950006972B1 (ko) Al합금배선 형성방법
US20050136335A1 (en) Patterned microelectronic mask layer formation method employing multiple feed-forward linewidth measurement
JPS59123246A (ja) 微細パタ−ン形成方法
JPS61232620A (ja) 半導体基板エツチング方法
JPH0567590A (ja) 半導体装置のエツチングにおける終点検出方法
JPS593953A (ja) 半導体装置の製造方法
JPS60113429A (ja) プラズマエツチングの均一性の評価方法
JPS61285720A (ja) 半導体装置の製造方法
JPS63250823A (ja) 半導体装置の製造方法
JPS58225638A (ja) エッチング終点検出方法