JPS6021536A - 半導体ウエ−ハ試験方法 - Google Patents
半導体ウエ−ハ試験方法Info
- Publication number
- JPS6021536A JPS6021536A JP12988783A JP12988783A JPS6021536A JP S6021536 A JPS6021536 A JP S6021536A JP 12988783 A JP12988783 A JP 12988783A JP 12988783 A JP12988783 A JP 12988783A JP S6021536 A JPS6021536 A JP S6021536A
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- Japan
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
（１）
この発明は半導体ウェー八に縦横配列で形成された多数
の半導体素子の特性を良否の調べる試験方法に関し、詳
しくは素子形成済み半導体ウェー八における半導体素子
の良品多発分布領域と不良品多発分布領域との境界を検
知するだめの方法に関する。
の半導体素子の特性を良否の調べる試験方法に関し、詳
しくは素子形成済み半導体ウェー八における半導体素子
の良品多発分布領域と不良品多発分布領域との境界を検
知するだめの方法に関する。
口、従来技術
半導体ウェーハに多数形成された半導体素子の特性の良
・不良分布は半導体ウェーへの中央部に良が多く、周辺
部に不良が多く発生する分布を呈するのが一般的である
。このような良・不良分布は半導体ウェーハの結晶構造
が中央部で優れ周辺部で劣る等の素材に起因し、良品分
布領域と不良品分布領域の境界は同種類の半導体ウェー
八であっても１枚１枚毎に若干界なる。そのため半導体
素子の特性測定を従来は１枚の半導体ウェーハの全敗の
半導体素子に対して１個ずつ順次に行っている。
・不良分布は半導体ウェーへの中央部に良が多く、周辺
部に不良が多く発生する分布を呈するのが一般的である
。このような良・不良分布は半導体ウェーハの結晶構造
が中央部で優れ周辺部で劣る等の素材に起因し、良品分
布領域と不良品分布領域の境界は同種類の半導体ウェー
八であっても１枚１枚毎に若干界なる。そのため半導体
素子の特性測定を従来は１枚の半導体ウェーハの全敗の
半導体素子に対して１個ずつ順次に行っている。
例えば第１図に示すように１枚の半導体ウェーハ（以下
ウェー八と称す）（ｌ）に直交するＸ−（２） Ｙ方向の格子状の配列で形成された多数の半導体素子（
以下素子と称す） （２１（２）−に対し、先ずウェー
ハ（１）の図面右端の一列の全素子（２１＋２１−の特
性測定を順次に行い、この−列の測定が完了するとその
隣りの一列の全素子（２） （２１，−を順次に測定し
、これを繰り返して蛇行状にウェーハ１１）の全素子（
２１（２１−の特性を測定し、不良品にはその表面に不
良マークを付していた。
ウェー八と称す）（ｌ）に直交するＸ−（２） Ｙ方向の格子状の配列で形成された多数の半導体素子（
以下素子と称す） （２１（２）−に対し、先ずウェー
ハ（１）の図面右端の一列の全素子（２１＋２１−の特
性測定を順次に行い、この−列の測定が完了するとその
隣りの一列の全素子（２） （２１，−を順次に測定し
、これを繰り返して蛇行状にウェーハ１１）の全素子（
２１（２１−の特性を測定し、不良品にはその表面に不
良マークを付していた。
ハ０発明が解決しようとする問題点
上記素子の特性測定を効率良く行う方法として、図示し
ないが１台のテスターと２台のプローバを使い、２枚の
ウェーハの各１個ずつの素子の特性測定を交互に連続し
て行う択一測定法や、２枚のウェーハの各１個ずつの素
子の特性測定を同時に行う並列測定法などが実施されて
いる。しかし乍ら、１枚のウェーハの全素子に対して個
々に特性測定するため、ウェーハ１枚当たりの測定時間
がどうしても長くなる傾向にあった。特にダイオードの
ように素子が小径でウェーハ１枚当たりの素子数が数万
個と多いも（３） のにおいては上記択一測定法や並列測定法で効率良くや
っても、少なくとも全素子の測定には１時間以上かかっ
ていた。
ないが１台のテスターと２台のプローバを使い、２枚の
ウェーハの各１個ずつの素子の特性測定を交互に連続し
て行う択一測定法や、２枚のウェーハの各１個ずつの素
子の特性測定を同時に行う並列測定法などが実施されて
いる。しかし乍ら、１枚のウェーハの全素子に対して個
々に特性測定するため、ウェーハ１枚当たりの測定時間
がどうしても長くなる傾向にあった。特にダイオードの
ように素子が小径でウェーハ１枚当たりの素子数が数万
個と多いも（３） のにおいては上記択一測定法や並列測定法で効率良くや
っても、少なくとも全素子の測定には１時間以上かかっ
ていた。
二１問題点を解決するための手段
本発明は通富のウェーハは中央部に比較的に良品素子が
連続的に分布し、周辺部に不良品素子が連続的に分布し
ている現状に鑑みてなされたもので、上記問題点の解決
手段としてウェーハ」二の中央部と周辺部とにおける素
子の良否分布の境界線をソフトウェア的に検知する次の
手段を提供する。即ち、一定配列で連続する所定数の素
子を被制定の準位ブロックとして同時に特性測定するプ
ローバを用い、このプローバでウェーハの素子良品分布
が境界線上の一部或いはその近傍の任意の１ブロツク内
の全素子を測定し、この１ブロツク内の素子の良否分布
から良否境界線の位置及び方向を検索し、その結果に基
づいて次の測定する素子ブロックの位置を良否境界線に
沿う方向に移動させ、これを繰り返し順次に行うことに
より所望の素子良否境界（４） 線の全体を探索検知する方法である。このようにウェー
ハにおける素子の良否分布の境界線を検知すると、境界
線内の全素子は良品として扱うことができて、ウェーハ
の全素子に対して特性測定する必要性がなくなり、素子
特性の良品判別のためのウェーハ処理時間の大幅な短縮
化が実現される。
連続的に分布し、周辺部に不良品素子が連続的に分布し
ている現状に鑑みてなされたもので、上記問題点の解決
手段としてウェーハ」二の中央部と周辺部とにおける素
子の良否分布の境界線をソフトウェア的に検知する次の
手段を提供する。即ち、一定配列で連続する所定数の素
子を被制定の準位ブロックとして同時に特性測定するプ
ローバを用い、このプローバでウェーハの素子良品分布
が境界線上の一部或いはその近傍の任意の１ブロツク内
の全素子を測定し、この１ブロツク内の素子の良否分布
から良否境界線の位置及び方向を検索し、その結果に基
づいて次の測定する素子ブロックの位置を良否境界線に
沿う方向に移動させ、これを繰り返し順次に行うことに
より所望の素子良否境界（４） 線の全体を探索検知する方法である。このようにウェー
ハにおける素子の良否分布の境界線を検知すると、境界
線内の全素子は良品として扱うことができて、ウェーハ
の全素子に対して特性測定する必要性がなくなり、素子
特性の良品判別のためのウェーハ処理時間の大幅な短縮
化が実現される。
ホ、実施例
第２図に示すように１枚のウェーハ（１）の各素子（２
１（２１−の特性が良品のものにＯ印を、不良品のもの
にＸ印を付すると、良品分布領域Ｍはウェーハ中央部に
、不良品分布領域Ｎはウェーハ周辺部にあって、両領域
Ｍ、Ｎの境界線りは不定形のリング状となって現れる。
１（２１−の特性が良品のものにＯ印を、不良品のもの
にＸ印を付すると、良品分布領域Ｍはウェーハ中央部に
、不良品分布領域Ｎはウェーハ周辺部にあって、両領域
Ｍ、Ｎの境界線りは不定形のリング状となって現れる。
そこで境界線りをめるため、例えば第３図及び第４図に
示すプローバ（３）を用意する。ブローバ（３）は外部
のテスター（図示せず）に配線された本体（４）から延
びるプローブカード（５）の下面に３×３の矩形のブロ
ック配列で連続する計９個の素子（２） （２１−の表
面電極に同時に接触するプローブニードル（５） 群（６）を突出したもので、プローブニードル群（６）
への素子（２１（２１−の接触はウェーハ（１）を載置
する可動ステージ（７）の上昇、下降、水平な直交Ｘ−
Ｙ方向への移動にて高速に制御される。
示すプローバ（３）を用意する。ブローバ（３）は外部
のテスター（図示せず）に配線された本体（４）から延
びるプローブカード（５）の下面に３×３の矩形のブロ
ック配列で連続する計９個の素子（２） （２１−の表
面電極に同時に接触するプローブニードル（５） 群（６）を突出したもので、プローブニードル群（６）
への素子（２１（２１−の接触はウェーハ（１）を載置
する可動ステージ（７）の上昇、下降、水平な直交Ｘ−
Ｙ方向への移動にて高速に制御される。
プローバ＋３）に素子（２）の良否結果のメモリ機能を
持たせ、次の第５図乃至第１２図に示すプロセスで境界
線りを順次に検知する。
持たせ、次の第５図乃至第１２図に示すプロセスで境界
線りを順次に検知する。
先ず第５図に示すようにウェーハ周辺部の境界線りに近
い任意の箇所の１ブロツクＢｌ内の９個の素子（２１＋
２１−の特性測定をプローバ（３）を使って行う。この
ブロックＢ１はその中心位置が境界線りから十分離れて
いるので全素子（２１（２Ｌ−は不良と判定される。次
にはこの判定結果により測定ブロックをさらに、右側（
Ｘ軸）方向に２ｓ子分移動させる。すると１回の移動、
或いは何回かの移動で第６図に示すブロックＢ２のよう
に中央の素子（２）が良品、右側の素子（２１−が良品
、左側の素子（２）・−が不良品である良否発生パター
ンとなるところが必ず（る。このブロックＢ２での良否
発生パターンを記憶することで（６） 、ブロックＢ２を横切る境界線りの一部が検索され記憶
される。
い任意の箇所の１ブロツクＢｌ内の９個の素子（２１＋
２１−の特性測定をプローバ（３）を使って行う。この
ブロックＢ１はその中心位置が境界線りから十分離れて
いるので全素子（２１（２Ｌ−は不良と判定される。次
にはこの判定結果により測定ブロックをさらに、右側（
Ｘ軸）方向に２ｓ子分移動させる。すると１回の移動、
或いは何回かの移動で第６図に示すブロックＢ２のよう
に中央の素子（２）が良品、右側の素子（２１−が良品
、左側の素子（２）・−が不良品である良否発生パター
ンとなるところが必ず（る。このブロックＢ２での良否
発生パターンを記憶することで（６） 、ブロックＢ２を横切る境界線りの一部が検索され記憶
される。
次にブロックＢ２の良否発生パターンがＹ軸方向である
から、この場合は例えば第７図のブロックＢ３のように
Ｙ軸方向に３行移動するようプログラムしておく。ブロ
ックＢ３の中央素子（２）は不良品であるから右側に１
素子分移動うさせて第８図のブロックＢ４を測定する。
から、この場合は例えば第７図のブロックＢ３のように
Ｙ軸方向に３行移動するようプログラムしておく。ブロ
ックＢ３の中央素子（２）は不良品であるから右側に１
素子分移動うさせて第８図のブロックＢ４を測定する。
これはブロックＢ３の右側素子（２）が良品であって右
側に境界線りがあると想定されるからであり、またブロ
ックＢ３の右側素子（２）が良品と分かっているのでブ
ロック移動は２素子分行う必要はない。ブロックＢ４の
良否発生パターンのメモリで境界線りは更に追加され記
憶される。
側に境界線りがあると想定されるからであり、またブロ
ックＢ３の右側素子（２）が良品と分かっているのでブ
ロック移動は２素子分行う必要はない。ブロックＢ４の
良否発生パターンのメモリで境界線りは更に追加され記
憶される。
ブロックＢ４での良否発生パターンは右上に上がる斜め
方向のため、次のブロック移動は第９図のブロックＢ５
に示すようにＸ−Ｙ軸方向共に３素子分移動される。こ
のブロックＢ５の良品発生パターンも同じ右上に上がる
斜め方向のため、同じようにｘ−ｙ軸方向共に３素子分
（７） 移動させて第１０図のブロックＢ６を測定する。先のブ
ロックＢ５で境界線りは更に追加記憶される。
方向のため、次のブロック移動は第９図のブロックＢ５
に示すようにＸ−Ｙ軸方向共に３素子分移動される。こ
のブロックＢ５の良品発生パターンも同じ右上に上がる
斜め方向のため、同じようにｘ−ｙ軸方向共に３素子分
（７） 移動させて第１０図のブロックＢ６を測定する。先のブ
ロックＢ５で境界線りは更に追加記憶される。
ブロックＢ６での全素子（２１（２Ｌ−は不良であり、
この時はブロックＢ６の下方（−Ｙ軸方向）に境界線り
があると想定されるので２素子分下にブロック移動させ
、第１１図のブロックＢ７を測定する。ブロックＢ７の
中央と下側の素子（２）−が良品、上側素子（２１−が
不良品で良否発生パターンがＸ軸方向のため、右側に３
素子分移動させる。
この時はブロックＢ６の下方（−Ｙ軸方向）に境界線り
があると想定されるので２素子分下にブロック移動させ
、第１１図のブロックＢ７を測定する。ブロックＢ７の
中央と下側の素子（２）−が良品、上側素子（２１−が
不良品で良否発生パターンがＸ軸方向のため、右側に３
素子分移動させる。
以後第１２図に示す各ブロックＢ７ 、Ｂ８、−のよう
に測定ブロックの中央素子１２１−が良品となるように
して順次ブロック移動を境界線りに沿う如（行い、境界
ＩＪＩＬをめていく。そして各ブロックの中央素子（２
）が良品となるブロックＢ２ 、Ｂ４ 、Ｂ５ 、Ｂ７
・−・における中央素子上にマーキングを施す、このマ
ーキングはプロニバ（３）と独立したマーカを使い、ブ
ロック移動時間内に行うようにすればインデックス低下
さく８） せること無く簡単に行える。
に測定ブロックの中央素子１２１−が良品となるように
して順次ブロック移動を境界線りに沿う如（行い、境界
ＩＪＩＬをめていく。そして各ブロックの中央素子（２
）が良品となるブロックＢ２ 、Ｂ４ 、Ｂ５ 、Ｂ７
・−・における中央素子上にマーキングを施す、このマ
ーキングはプロニバ（３）と独立したマーカを使い、ブ
ロック移動時間内に行うようにすればインデックス低下
さく８） せること無く簡単に行える。
尚、１回に同時に測定されるｌブロック内の素子数及び
ブロック形状は９個や矩形に限らず任意で、素子数が多
い程境界線の方向性を定める確立は高くなる。
ブロック形状は９個や矩形に限らず任意で、素子数が多
い程境界線の方向性を定める確立は高くなる。
ハ１発明の効果
以上の如く、本発明によればウェーハにおける素子の良
否境界線が容易にまり、また境界線付近の素子の特性測
定だけで全素子の特性良否チェックが可能となり、ウェ
ーハ処理工程の大幅な時間短縮化が図れ、特に小形素子
を多数形成したウェーハにおいて効果を奏するところ大
である。
否境界線が容易にまり、また境界線付近の素子の特性測
定だけで全素子の特性良否チェックが可能となり、ウェ
ーハ処理工程の大幅な時間短縮化が図れ、特に小形素子
を多数形成したウェーハにおいて効果を奏するところ大
である。
第１図は従来の半導体ウェーハ試験方法を説明するため
の半導体ウェー八概略平面図、第２図は第１図半導体ウ
ェー八における半導体素子の良否分布図、第３図及び第
４図は本発明の方法で使用する試験装置の一例を示す概
略側面図及び平面図、第５図乃至第１２図は本発明の方
（９） 法を説明するための各プロセスにおける半導体ウェーハ
概略平面図である。 （１）−半導体ウェーハ、（２）−半導体素子、＋３）
−ブローバ、Ｍ−良品分布領域、Ｎ −不良品分布領域
、Ｌ−・境界線、Ｂｌ 、Ｂ２、−１−ブロック。 特許出願人 関西日本電気株式会社 代理人 江 原 省 吾 江 原 秀 （ｌＯ） ｌ１図 雪２凋 １８図 場４ａ 斗− 第９図 ｓ！Ｌｉ図 第１２図 １８１−
の半導体ウェー八概略平面図、第２図は第１図半導体ウ
ェー八における半導体素子の良否分布図、第３図及び第
４図は本発明の方法で使用する試験装置の一例を示す概
略側面図及び平面図、第５図乃至第１２図は本発明の方
（９） 法を説明するための各プロセスにおける半導体ウェーハ
概略平面図である。 （１）−半導体ウェーハ、（２）−半導体素子、＋３）
−ブローバ、Ｍ−良品分布領域、Ｎ −不良品分布領域
、Ｌ−・境界線、Ｂｌ 、Ｂ２、−１−ブロック。 特許出願人 関西日本電気株式会社 代理人 江 原 省 吾 江 原 秀 （ｌＯ） ｌ１図 雪２凋 １８図 場４ａ 斗− 第９図 ｓ！Ｌｉ図 第１２図 １８１−
Claims (1)
- （１） 半導体素子が複数個形成された半導体ウェー八
における半導体素子の特性測定に際し、半導体ウェーハ
における連続した一定配列の各半導体素子を１ブロツク
としてその各特性を同時測定するプローバを用い、当該
プローバで半導体ウェーハでの半導体素子の良品分布領
域と不良品分布領域の境界線上の一部又はその近傍の任
意の１ブロツク内での半導体素子を測定してその良否分
布から前記境界線の方向性及び位置を検索し、この検索
結果に基づいて次の測定するブロックの位置を前記境界
線に沿うよう移行させて再度測定を行う動作を順次繰り
返すことにより前記境界線全体を探索検知する工程を含
むことを特徴とする半導体ウェーハ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12988783A JPS6021536A (ja) | 1983-07-15 | 1983-07-15 | 半導体ウエ−ハ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12988783A JPS6021536A (ja) | 1983-07-15 | 1983-07-15 | 半導体ウエ−ハ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021536A true JPS6021536A (ja) | 1985-02-02 |
Family
ID=15020794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12988783A Pending JPS6021536A (ja) | 1983-07-15 | 1983-07-15 | 半導体ウエ−ハ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065718A (en) * | 1989-08-20 | 1991-11-19 | Nippondenso Co., Ltd. | Engine idle control valve |
-
1983
- 1983-07-15 JP JP12988783A patent/JPS6021536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065718A (en) * | 1989-08-20 | 1991-11-19 | Nippondenso Co., Ltd. | Engine idle control valve |
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