JPS60215247A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えばマイクロプログラム制御方式を用い
た演算処理装置に関するものである。

〔従来の技術〕

第１図は、従来マイクロプログラム制御方式を用いた演
算処理装置の最も簡単な一例であり、図において（１）
は機械語命令プログラムが格納されている主メモリ、（
２）はデータバス、（３）は主メモリ（１）から読み出
された機械語命令会保持する命令レジスタ、（４）は機
械語命令をアドレスとして、後述すル実行すべきマイク
ロ命令が格納されている制御記憶装置（６）のアドレス
を出力するアドレスマツプＲＯＭ、（５）は、このアド
レスマツプＲＯＭ　（４）から出力された制御記憶アド
レス、後述するマイクロ命令レジスタ（７）から出力さ
れたマイクロ命令のアドレス記述部等を入力として、マ
イクロ命令の実行順序を決定するマイクロ順序制御部、
（６）はマイクロ命令を格納している制御記憶装置、（
７）はマイクロ命令を保持するマイクロ命令レジスタ、
（８）＃−１コントロールバス、（９ａ）　、　（９ｂ
）はマイクロ命令に従ってデータの処理を行なう命令実
行部、（１ｏ）はレジスタ部であシ命令実行部（９ａ）
　、、（９ｂ）　とレジスタ部（ｌＯ）とはデータバス
（２）を介してデータの受け渡しを行なう。ここで命−
１）実行部Ａ　（９ａ）は比較的簡単な命令（少ないマ
イクロステップで済む命令）の実行を行なう部分を示し
、命−１）実行部Ｂ　（９ｂ）は複雑な命４？（マイク
ロステップ数を要する命令）め実行を行なう部分である
。第１図ではマイクロプログラム制御上、命令実行部Ａ
　（９ａ）と命令実行部（９ｂ）は対等な位置関係にあ
る。

上記の命令実行部Ａ　（９ａ）と命令実行部（９ｂ）を
区別して制御する方式を第２図に示す。第２図は萩原宏
氏著「マイクロプログラミング」（産業図書より唱和５
２年４月１９日発刊）で述べられている２レベルマイク
ロプログラミングの構成図である。第２図において（１
１）は第１図の制御記憶装置（６）に相当するマイクロ
プログラムメモリ、（１２）はマイクロ命令によりアド
レス指定されるマイクロ命令（ナノ命令）を格納するナ
ノプログラムメモリ、（１３）はナノ命令を保持するナ
ノ命令レジスタ、（１４ａ）　、　（１４ｂ）はデコー
ダである。デコーダ（１４ａ）の下に接続される命令実
行部は第１図で述べた命令実行部Ａ　（９ａ）に相当し
、デコーダ（１４ｂ）の下に接続される命令実行部は第
１図で述べ九命会実行部Ｂ　（１９ｂ）に相当する。

次に、動作について説明する。第１図において、主メモ
リ（１）から読み出された機械語命令は命令レジスタ（
３）を経てアドレスマツプＲＯＭ　（４）に入る。

ここで機械語命令に対応する制御記憶装置（６）内のマ
イクロ命令のアドレスが構成される。マイクロ順序制御
部（５）ではそれまでに実行されたマイクロ命令により
定められたマイクロ命令実行手順に従って、次に実行さ
れるべきマイクロ命令のアドレスを選択し、制御記憶装
置（６）に出力する。制御記憶装置（６）から出力され
たマイクロ命令はマイクロ命令レジスタ（７）からコン
トロールパス（８）に置かれる。この時、必要であれば
マイクロ命令の次アドレス記述部がマイクロ順序制御部
（５）に戻される。

命令実行部（９ａ）　、（９ｂ）ではマイクロ命令によ
り指示されるマイクロ操作に従って、レジスタ部（１０
）との間でデータの入出力を行ないながら機械語命令を
実行する。・多くの演算処理装置において、前記従来技
術の構成で述べたように、命令実行部は比較的簡単な命
令（少ないマイクロステップで済む命令）の実行を行な
う命−ｆ）実行部Ａ　（９ａ）と複雑な命令（マイクロ
ステップ数を要する命令）の実行を行なう命令実行部１
ｊ　（９ｂ）とに分けることができ、しかもこれら命令
実行部Ａ、　Ｂ　（９ａ）、（９ｂ）は並列処理可能と
することができる。第１図において、高速処理を行なう
目的で、並列処理を行なわせる場合、前記制御記憶装置
（６）に格納されているマイクロ命令のピット巾を増や
すか、よシ複雑なマイクロ命令の記述が必要となる。さ
らに１命会実行部Ａ　（９ａ）と命令実行部Ｂ　（９ｂ
）で必要なマイクロステップ数に差があるため、早く処
理が終了した命令実行部Ａ　（９ａ）は命令実行部Ｂ　
（９ｂ）の処理が終了するまで待機している必要があり
、動作効率が悪く、高速化もあまシ望めない。これは、
単一のマイクロプログラムで制御しているためにパイプ
ライン処理が困難である事に起因する。

第１図の改善例として、マイクロプログラムの簡略化が
可能で、記憶容量を減少することが可能な２レベルマイ
クロプログラミング方式の構成を第２図に示したが、そ
の動作は次の通りである。

臂イクロプログラムメモリ（１１）から読み出された操
作コードの内、簡単な制御信号を発生する命令（例えば
、前記並列処理を行なう必要のない簡単な命令）〜タイ
プ２〜はナノ命ＧＫ変換せずに直ちにデコードしてマイ
クロ操作のデコード信号として用いる。それ以外の場合
は操作コードによって、対応するナノ命令が格納されて
いるナノプログラムメモリ（１２）のアドレスを指定す
る。指定されたナノプログラムメモリ（１２）からナノ
グログラみ ムのナノ命令が順次読農用されて、マイクロ命令の操作
を実行する。従って第２図の構成とすれば、前述したよ
うにマイクロプログラム作成が簡単に出来、記憶容量の
低減が可能であるが、第１図と同様の理由でパイプライ
ン処理は不可能である。

即ち、限られたハードウェアで最大限の処理速度を実現
するためには、ハードウェアを最も効率よく動かせばよ
いわけでハードウェア（パイプライン）の中を常にデー
タが流れて空白部分を作らよいような処理（パイプライ
ン処理）を行なうことが必要である。

ところが従来のマイクロプログラム制御方式を用いた演
算処理装置では、前述したようにマイクロプログラムあ
るいはナノプログラムは単一の順圧制御の下に実行され
るため、マイクロプログラムレベルでの独立な並列処理
（パイプライン処理）は不可能であった。そのため演算
処理効率が悪くなっていた。

また、ただ単に従来のマイクロプログラム方式制御装置
２台を同期させることなく、並列処理を行なわせる場合
、共通リソースのアクセス管理（例えば同一のレジスタ
を共通に参照する場合）に複雑な手順が必要であるなど
の欠点があった。

［発明の概要］ この発明は上記のような従来のものの欠点を除去するた
めになされたもので、命令レジスタの出力側に、複数の
演算装置を並列に接続し、独立かつ同期制御することに
よシ、高速な演算処理を可能とすると共忙、共通リソー
スのアクセス管理を簡易に行なえる演算処理装置を提供
するものである。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第３
図において、（１）は主メモリ、（２）はデータバス、
（３）は命令レジスタ、（４０ａ）　、（４０ｂ）Ｆｉ
アドレスマツプＲＯＭ　、（５０５Ｌ）、　（５０ｂ）
　Ｆｉ−’ｒイクロ順序制御部、　（６０ａ）　、（６
０ｂ）は制御記憶装置、（７０ａ）、（７０ｂ）はマイ
クロ命令レジスタ、（８０ａ）　、（８０ｂ）ｔｉコン
トロールパス、（９０ａ）　、（９０ｂ）ｔｉ命令実行
部、（１００ａ）　、（１００ｂ）はレジスタ部である
。ただし、ここで、命４Ｆ実行部Ａ（９０ａ）は比較的
簡単な処理（例えばオペランド計算）を行なう回路、ま
た命令実行部Ｂ　（９ｏｂ）は複雑な処理（例えばデー
タ処理〕を行なう回路を示しティる。（２００ａ）　、
　（２００ｂ）はそれぞれ（５０ａ）　、（５０ｂ）〜
（１００ａ）　、　（１００ｂ）から構成される装置令
レジスタ（３）の出力側に並列に接続されている。

この発明の動作について説明する。第３図において、主
メモリ（１）から読み出された機械語命令はデータバス
（２）、命令レジスタ（３）を経てアドレスマツプＲ　
Ｏ　Ｍ　（４０ａ）、（４０ｂ）に入る。各アドレスマ
ツプＲ　Ｏ　Ｍ　（４０ａ）、（４０ｂ）では、それぞ
れの命Ｊｆ？実行部（９０ａ）　、（９０ｂ）が実行す
べきマイクロ命令が格納されている各制御記憶装置（６
０ａ）　、（６０ｂ）のアドレスを独立に生成する。即
ち、命令レジスタ（３）の出力側に演算装置（２００ａ
）　、（２００ｂ）が並列に接続され、演算装置（２０
０ａ）及び演算装置（２００　ｂ）の範囲内では、それ
ぞれ従来と同様に、独立に動作する。例えばベクトル演
算をこの演算処理装置で行なわせる場合に、命令実行部
Ａ　（９０ａ）で、機械語命令の７エツチとオペランド
（ベクトル要素）のアドレス演算を行ない、命令実行部
Ｂでオペランド間の演算を行なわせるようにすれば、演
算装置（２００ａ）によって計算されたオペランドアド
レスを用いて、演算装置（２００ｂ）がオペランド演算
を行なっている間に演算装置（２００ａ）は次機械語命
令の７エツチを行なう事が出来る。以上のように、並列
処理、パイプライン処理が可能となって高速化が図れる
。また、機械語命令の７工ツチ時点で２つの演算装置（
２００ａ）　、（２００ｂ）　が同期できるので、共通
リソースのアクセス管理に複雑な手順が不要となる。

なお、上記実施例では２つの演算装置（２００　ａ）、
（２００　ｂ）は役割こそ異なるが、対等な働きをする
ものとして述べたが、第４図に示したようにそれぞｈｏ
演算装置（２００ａ）　、（２００ｂ）を主演算装置（
２００ａ）と補演算装置（２ｏｏｂ）として位置付ける
ことも可能である。さらに補演算装置（２００　ｂ）を
コネクタ（３００）を介して接続することで、補演算装
置は、取シはずし可能となシ、また他のモジュール化さ
れた補演算装置と取り換え可能となる。

さらに上記実施例では２つの演算装置（２００ａ）、（
２００　ｂ）は独立な制御機能を持ち、機械命令の７工
ツチ時点で同期をとシ、終了信号のやりとりは互いに行
なっていなかったが、それぞれの演算装置（２００ａ）
　、、　（２００ｂ）のマイクロ命令中に動作終了情報
を含ませ、それを他方のマイクロ順序制御部（５０ａ）
、（ｓｏ　ｂ）の入力とすることによシ、動作終了時の
同期をとる事も可能である。

また上記実施例では２つの演算装置について述べたが、
３つ以上の演算装置についても同様であることはいうま
でもない。

〔発明の効果〕

以上、説明したように、この発明によれば、複数の演算
装置を命令レジスタの出力側に並列に接続し、独立かつ
同期制御するようにしたので、高速演算処理を可能とす
ることができると共に、共通リソースのアクセス管理を
簡易に行なう事ができる。

【図面の簡単な説明】

第１図、第２図は、従来の演算処理装置を示すブロック
図、第３図はこの発明の一実施例による演算処理装置を
示すブロック図、第４図はこの発明の他の実施例による
演算処理装置を示すグロック図である。 図において、（１）は主メモリ、（３）は命令レジスタ
、（９０ａ）　、（９０ｂ）は命令実行部、（２００ａ
）　、（２００ｂ）は演算装置である。 なお、図中、−同一符号は同一、または相当部分を示す
。 代理人大岩　増雄 第１図 第２図 Ｌ−−−−−−−−−−−−−−Ｊ 第４図

Claims (1)

【特許請求の範囲】
1. 機械語命令が格納された主メモリと、この主メモリから
   出力される命令を保持する命令レジスタ、この命令レジ
   スタの出力側に並列に接続され、上記命令レジスタから
   出力される機械語命令に対応するマイクロ命令が命令実
   行部に出力されて、上記機械語命令が実行される複数の
   演算装置を備え、上記各演算装置を独立かつ同期制御す
   ることを特徴とする演算処理装置