JPS6020839B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS6020839B2 JPS6020839B2 JP52066237A JP6623777A JPS6020839B2 JP S6020839 B2 JPS6020839 B2 JP S6020839B2 JP 52066237 A JP52066237 A JP 52066237A JP 6623777 A JP6623777 A JP 6623777A JP S6020839 B2 JPS6020839 B2 JP S6020839B2
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- JP
- Japan
- Prior art keywords
- transistors
- circuit
- transistor
- output
- differential amplifier
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積回路における相補型絶縁ゲート・トランジ
スタを用いた差動増幅回路に関する。
スタを用いた差動増幅回路に関する。
従釆、集積回路技術の分野において、相補型絶縁ゲート
・トランジスタ（以後Ｃ、ＭＯＳトランジスタと言う）
によって構成された差動増幅回路がランダム・アクセス
・メモリ（ＲＡＭ）のセンス増幅回路として使用されて
いる。このようなセンス増幅回路は、普通、メモリから
の出力信号のレベル差がある程度現われた時点で、動作
条件を時間的に与えて、動作を制御するために、タイミ
ング信号の供ｖ給が必要である。そのために、この種の
センス増幅回路は、タイミング信号が準備されている、
いわゆる同期式のＣ ＭＯＳ、ＲＡＭでないと使用する
ことができない。また、タイミング信号の不要な非同期
式のＲＡＭに対しては、センス回路として負荷ＭＯＳト
ランジスタを備えたゲート回路が用いられているが、動
作感度がにぶく、動作の高速性に欠ける。本発明の目的
は、上記の欠点を除去し、タイミング信号の備えが不要
で、かつ簡単な回路によって動作感度の性能を良くする
ことのできる非同期式ＰＡＭ用の差動増幅回路を提供す
るにある。
・トランジスタ（以後Ｃ、ＭＯＳトランジスタと言う）
によって構成された差動増幅回路がランダム・アクセス
・メモリ（ＲＡＭ）のセンス増幅回路として使用されて
いる。このようなセンス増幅回路は、普通、メモリから
の出力信号のレベル差がある程度現われた時点で、動作
条件を時間的に与えて、動作を制御するために、タイミ
ング信号の供ｖ給が必要である。そのために、この種の
センス増幅回路は、タイミング信号が準備されている、
いわゆる同期式のＣ ＭＯＳ、ＲＡＭでないと使用する
ことができない。また、タイミング信号の不要な非同期
式のＲＡＭに対しては、センス回路として負荷ＭＯＳト
ランジスタを備えたゲート回路が用いられているが、動
作感度がにぶく、動作の高速性に欠ける。本発明の目的
は、上記の欠点を除去し、タイミング信号の備えが不要
で、かつ簡単な回路によって動作感度の性能を良くする
ことのできる非同期式ＰＡＭ用の差動増幅回路を提供す
るにある。
本発明によれば、相補型絶縁ゲート・トランジスタのう
ち、Ｐチャンネル型トランジスタを電源側に、Ｎチャン
ネル型トランジスタを接地側にして直列的に接続したそ
れぞれ第１の組合わせによるトランジスタ２個と第２の
組合わせによるトランジスタ２個とを有し、前記第１お
よび第２の組合わせのＮチャンネル型トランジスタおよ
びＰチャンネル型トランジスタのうち、いづれか一方の
型のトランジスタのそれぞれのドレィンを、前記他方の
型のトランジスタのそれぞれのゲートに相互に交叉する
ごとく接続して、前記一方の型のトランジスタのゲート
に信号を入力し、前記一方の型のトランジスタのドレイ
ンから信号を出力するようにした差動増幅回路が得られ
る。次に、本発明の差動増幅回路について、実施例を示
し、図面を参照して詳細に説明する。
ち、Ｐチャンネル型トランジスタを電源側に、Ｎチャン
ネル型トランジスタを接地側にして直列的に接続したそ
れぞれ第１の組合わせによるトランジスタ２個と第２の
組合わせによるトランジスタ２個とを有し、前記第１お
よび第２の組合わせのＮチャンネル型トランジスタおよ
びＰチャンネル型トランジスタのうち、いづれか一方の
型のトランジスタのそれぞれのドレィンを、前記他方の
型のトランジスタのそれぞれのゲートに相互に交叉する
ごとく接続して、前記一方の型のトランジスタのゲート
に信号を入力し、前記一方の型のトランジスタのドレイ
ンから信号を出力するようにした差動増幅回路が得られ
る。次に、本発明の差動増幅回路について、実施例を示
し、図面を参照して詳細に説明する。
第１図は本発明の１つの実施例を示す基本的な回路であ
る。
る。
図において、Ｃ ＭＯＳトランジス夕のうち、Ｎチャン
ネル型トランジスタＴｎ，およびＴｎ２のソースをそれ
ぞれ接地し、トランジスタＴｎ，のドレィンを電源Ｖは
との間にＰチャンネル型トランジスタＴｐ，を接続し、
トランジスタＴｎ２のドレィンと電源Ｖｃｃとの間にＰ
チャンネル型トランジスタＴｐ２を接続する。ここに、
トランジスタＴｎ，とＴｐ，との接続点を３とし、トラ
ンジスタＴｎ２とＴｐ２との接続点を４とする。トラン
ジスタＴｐ，のゲートと接続点４とを接続し、トランジ
スタＴｐ２のゲートと接続点３とを接続する。そして、
トランジスタＴｎ，のゲ−トへ端子１を介して信号１を
入力し、トランジスタＴｎ２のゲートへは端子２を介し
て信号１を入力する。出力は接続点３から０を、接続点
４から０を抽出する。なお、電源Ｖｑは正極性の蟻圧と
する。この回路は、２つの入力信号のどちらか一方、例
えば、１の電圧が１の電圧より高くなったとすると、ト
ランジスタＴｎ，の導通抵抗は小さくなり、出力０のレ
ベルが低くなる。これによりトランジスタＴｐ２の導遠
抵抗が小さくなって、出力○のレベルが高くなる。○の
レベルが高くなればトランジスタＴｐ，の導通抵抗が高
くなり、出力○のレベルは、さらに低くなる。このよう
な動作は、フイード・バック作用よって、出力０と○と
の出力差を大きくし、結果的に、入力１と１との微小な
しベル差を増幅したことになる。上述の差動増幅回路の
動作をさらに詳細に解析するために、第２図の等価回路
と第３図の特性図とを参照して以下に説明する。第２図
の等価回路は第１図の回路において、入力を１＝１＝Ｖ
ｉと仮定し、そのときのトランジスタＴｎ，とＴｎ２と
を導通抵抗Ｒ，の値の抵抗によって表わしたものである
。次に、この等価回路を参照しつつ、第３図に見られる
動作特性を説明する。先づ抵抗ＲｉとしてＲＩ＞Ｒ２＞
Ｒ３＞の関係にあるＲ１，Ｒ２，およびＲ３の３つの段
階を設定して考察を進めてみる。図において、機軸はト
ランジスタＴｐ，のゲート入力１，を示しており、出力
０２に等しい。縦軸はトランジスタＴｐ２のゲート入力
１２を示し、出力○，に等しい。特性曲線１，２および
３は、それぞれ抵抗ＲｉがＲ，，Ｒ２およびＲ３におけ
るトランジスタＴｐ，のゲート入力１，に対する出力○
，の３つの特性を示しており、それぞれ入力が１１ ＝
○では出力Ｐ，は縦軸Ｖの−ＶＴｐ，の点、すなわちＰ
，で−致する。同様に、特性曲線１′，２′および３′
は、それぞれ抵抗ＲｉがＲ，，Ｒ２およびＲ３における
トランジスタＴｐ２ のゲート入力１２に対する出力０
２の３つの特性を示しており、それぞれ入力が１２ ＝
○では出力０２は横軸Ｖｃｃ一ＶＷ２の点、すなわちＰ
，で−致する。いま、この回路がＲ，＝Ｒ，に固定され
た場合を考えて、初期条件として１，＝Ｖｏとすれば、
図において矢印で示すごとく、１，対０，の特性曲線１
上の１，＝Ｖｏにおける出力○，が１２ 対０２の特性
曲線１′上の１２入力電圧となり、さらに、この１２に
よる０２の出力電圧が１，の入力電圧となり、結局、２
つの特性曲線１と１′との間に集約されて、出力○，と
０２はＰ．で安定する。以上の説明によって判るごとく
、Ｒｉ＝Ｒ，の場合には、Ｐ，とＰ，に見られる２つの
安定点があり、同じようにＲ，：Ｒ２の場合には、Ｐ２
とＰ２ に見られる２つの安定点があり、さらにＲｉ＝
Ｒ３のようにＲ；の値が小さくなってくると、出力○，
と０２は○，＝０２になる点Ｐ３でのみ安定する。上記
３つの場合、すなわち、ＲｉがＲ，，Ｒ２およびＲ３に
それぞれ固定されている３つの特性曲線１と１′，２と
２′，３と３′を比較すると、ＲｉがＲ２に設定された
場合が最も短時間で出力を安定させるように働ら〈こと
が判るであろう。しかしながら、第２図にをとづいた上
記の説明は、Ｒｉが３つの値にそれぞれ固定されている
場合を仮定したものであるが、実際には、第１図の回路
によって判るごとく、Ｒｉの値は端子１および２に加え
られる入力１および１によって変化する。
ネル型トランジスタＴｎ，およびＴｎ２のソースをそれ
ぞれ接地し、トランジスタＴｎ，のドレィンを電源Ｖは
との間にＰチャンネル型トランジスタＴｐ，を接続し、
トランジスタＴｎ２のドレィンと電源Ｖｃｃとの間にＰ
チャンネル型トランジスタＴｐ２を接続する。ここに、
トランジスタＴｎ，とＴｐ，との接続点を３とし、トラ
ンジスタＴｎ２とＴｐ２との接続点を４とする。トラン
ジスタＴｐ，のゲートと接続点４とを接続し、トランジ
スタＴｐ２のゲートと接続点３とを接続する。そして、
トランジスタＴｎ，のゲ−トへ端子１を介して信号１を
入力し、トランジスタＴｎ２のゲートへは端子２を介し
て信号１を入力する。出力は接続点３から０を、接続点
４から０を抽出する。なお、電源Ｖｑは正極性の蟻圧と
する。この回路は、２つの入力信号のどちらか一方、例
えば、１の電圧が１の電圧より高くなったとすると、ト
ランジスタＴｎ，の導通抵抗は小さくなり、出力０のレ
ベルが低くなる。これによりトランジスタＴｐ２の導遠
抵抗が小さくなって、出力○のレベルが高くなる。○の
レベルが高くなればトランジスタＴｐ，の導通抵抗が高
くなり、出力○のレベルは、さらに低くなる。このよう
な動作は、フイード・バック作用よって、出力０と○と
の出力差を大きくし、結果的に、入力１と１との微小な
しベル差を増幅したことになる。上述の差動増幅回路の
動作をさらに詳細に解析するために、第２図の等価回路
と第３図の特性図とを参照して以下に説明する。第２図
の等価回路は第１図の回路において、入力を１＝１＝Ｖ
ｉと仮定し、そのときのトランジスタＴｎ，とＴｎ２と
を導通抵抗Ｒ，の値の抵抗によって表わしたものである
。次に、この等価回路を参照しつつ、第３図に見られる
動作特性を説明する。先づ抵抗ＲｉとしてＲＩ＞Ｒ２＞
Ｒ３＞の関係にあるＲ１，Ｒ２，およびＲ３の３つの段
階を設定して考察を進めてみる。図において、機軸はト
ランジスタＴｐ，のゲート入力１，を示しており、出力
０２に等しい。縦軸はトランジスタＴｐ２のゲート入力
１２を示し、出力○，に等しい。特性曲線１，２および
３は、それぞれ抵抗ＲｉがＲ，，Ｒ２およびＲ３におけ
るトランジスタＴｐ，のゲート入力１，に対する出力○
，の３つの特性を示しており、それぞれ入力が１１ ＝
○では出力Ｐ，は縦軸Ｖの−ＶＴｐ，の点、すなわちＰ
，で−致する。同様に、特性曲線１′，２′および３′
は、それぞれ抵抗ＲｉがＲ，，Ｒ２およびＲ３における
トランジスタＴｐ２ のゲート入力１２に対する出力０
２の３つの特性を示しており、それぞれ入力が１２ ＝
○では出力０２は横軸Ｖｃｃ一ＶＷ２の点、すなわちＰ
，で−致する。いま、この回路がＲ，＝Ｒ，に固定され
た場合を考えて、初期条件として１，＝Ｖｏとすれば、
図において矢印で示すごとく、１，対０，の特性曲線１
上の１，＝Ｖｏにおける出力○，が１２ 対０２の特性
曲線１′上の１２入力電圧となり、さらに、この１２に
よる０２の出力電圧が１，の入力電圧となり、結局、２
つの特性曲線１と１′との間に集約されて、出力○，と
０２はＰ．で安定する。以上の説明によって判るごとく
、Ｒｉ＝Ｒ，の場合には、Ｐ，とＰ，に見られる２つの
安定点があり、同じようにＲ，：Ｒ２の場合には、Ｐ２
とＰ２ に見られる２つの安定点があり、さらにＲｉ＝
Ｒ３のようにＲ；の値が小さくなってくると、出力○，
と０２は○，＝０２になる点Ｐ３でのみ安定する。上記
３つの場合、すなわち、ＲｉがＲ，，Ｒ２およびＲ３に
それぞれ固定されている３つの特性曲線１と１′，２と
２′，３と３′を比較すると、ＲｉがＲ２に設定された
場合が最も短時間で出力を安定させるように働ら〈こと
が判るであろう。しかしながら、第２図にをとづいた上
記の説明は、Ｒｉが３つの値にそれぞれ固定されている
場合を仮定したものであるが、実際には、第１図の回路
によって判るごとく、Ｒｉの値は端子１および２に加え
られる入力１および１によって変化する。
例えば、この入力は１が符号“１”に相当する高レベル
のとき、１が符号“０”に相当する低レベルであり、し
かも、この１と１の関係は瞬時的に反転する性質のもの
であるとする。したがって、トランジスタＴｎ，とＴｎ
２ の等価抵抗Ｒ，がＲ，からＲ３の間で変わるものと
すれば、入力１と１との変化過程においては、例えば、
１，対○，特性が曲線１から曲線２を経由して曲線３に
移り、他方１２ 対０２特性は曲線３′から曲線２′を
経由して曲線１′に移り、結果的にはＰ，点で安定する
。次に、入力１と１のレベルが反転すると上記の逆の過
程をとおり、出力はＰ，点で安定して０，とＱの値が反
転する。この反転の際の中間の過程においては、前に述
べたように変化の感度が高いから、結果として急峻なし
ベルの切替えを行うことができる。第４図は本発明によ
る差敷増幅回路の他の実施例を示す回路図である。
のとき、１が符号“０”に相当する低レベルであり、し
かも、この１と１の関係は瞬時的に反転する性質のもの
であるとする。したがって、トランジスタＴｎ，とＴｎ
２ の等価抵抗Ｒ，がＲ，からＲ３の間で変わるものと
すれば、入力１と１との変化過程においては、例えば、
１，対○，特性が曲線１から曲線２を経由して曲線３に
移り、他方１２ 対０２特性は曲線３′から曲線２′を
経由して曲線１′に移り、結果的にはＰ，点で安定する
。次に、入力１と１のレベルが反転すると上記の逆の過
程をとおり、出力はＰ，点で安定して０，とＱの値が反
転する。この反転の際の中間の過程においては、前に述
べたように変化の感度が高いから、結果として急峻なし
ベルの切替えを行うことができる。第４図は本発明によ
る差敷増幅回路の他の実施例を示す回路図である。
この回路は、第１図に示した実施例と比較すると、Ｐチ
ャンネル型トランジスタとＮチャンネル型トランジスタ
を直列に２組備えることに変わりはないが、入力１およ
び１はそれぞれＰチャンネル型トランジスタＴ′ｐ，お
よびＴ′ｐ２のゲートに加え、出力○および○の帰還用
交叉入力はそれぞれＮチャンネル型トランジスタｒ山お
よびＴ′ｎ２のゲートに加えるように接続された点にお
いて若干の相違がある。しかし、動作上の考え方は本質
的に同じであるが、唯、入力１と１の駆動レベルにおけ
るそれぞれの変化の最低値をＶ功一ＶＴｐ（ここにＶ’
ｐはＰチャンネル型トランジスタの閥値）以下になるよ
うに予め定めておく必要がある。すなわち、１と１の入
力レベルの内少なくとも一方は必ずＶは−ＶＴｐ以下に
おくことが動作安定時の条件となる。第５図は、以上に
述べた２つの実施例の組合せによる回路例を示したもの
で、図において、トランジスタＴｐ，，Ｔｎ，，Ｔｐ２
およびＴｎ２ により構成された部分は第１図におけ
る第１の実施例の回路と同じであり、トランジスタＴ′
ｐ，，Ｔ′ｎ，，Ｔ′ｐ２およびＴ′ｎ２により構成さ
れた部分は第４図における第２の実施例の回路と同じで
ある。
ャンネル型トランジスタとＮチャンネル型トランジスタ
を直列に２組備えることに変わりはないが、入力１およ
び１はそれぞれＰチャンネル型トランジスタＴ′ｐ，お
よびＴ′ｐ２のゲートに加え、出力○および○の帰還用
交叉入力はそれぞれＮチャンネル型トランジスタｒ山お
よびＴ′ｎ２のゲートに加えるように接続された点にお
いて若干の相違がある。しかし、動作上の考え方は本質
的に同じであるが、唯、入力１と１の駆動レベルにおけ
るそれぞれの変化の最低値をＶ功一ＶＴｐ（ここにＶ’
ｐはＰチャンネル型トランジスタの閥値）以下になるよ
うに予め定めておく必要がある。すなわち、１と１の入
力レベルの内少なくとも一方は必ずＶは−ＶＴｐ以下に
おくことが動作安定時の条件となる。第５図は、以上に
述べた２つの実施例の組合せによる回路例を示したもの
で、図において、トランジスタＴｐ，，Ｔｎ，，Ｔｐ２
およびＴｎ２ により構成された部分は第１図におけ
る第１の実施例の回路と同じであり、トランジスタＴ′
ｐ，，Ｔ′ｎ，，Ｔ′ｐ２およびＴ′ｎ２により構成さ
れた部分は第４図における第２の実施例の回路と同じで
ある。
図に見られるごとく、第１の実施例に相当する回路の２
つの出力○および０は、第２の実施例に相当する回路の
トランジスタＴ′ｐ２およびＴ′ｐ，のゲートに加えら
れ、出力〇および０′が得られる。なお、この回路は第
１の実施例の回路を初段においたが、第２の実施例の回
路を初段にすることができることは言うまでもない。こ
のように組合わせを行うことによって、入力信号の反転
の際における出力波形の急峻度を倍加することが‐でき
る。第６図は以上において述べたところの実施例の回路
をスタティックＲＡＭ装置へ適用した例を回路図によっ
て示したもので、図において、Ｘデコーダからの出力Ｘ
ｉ（ｉ＝１，２，３，・・・ｎ）とＹデコーダからの出
力Ｙｉ（ｊ＝１，２，３，…ｎ）とによってメモリセル
Ｃｉｉが選択されると、トランジスタＴｐｉ，とＴｐｉ
２ よりなるＶｃｃ餐位引っ張り回路を介して該当する
メモリセルの“１”ビットラインおよび“０”ビットラ
インが付勢される。
つの出力○および０は、第２の実施例に相当する回路の
トランジスタＴ′ｐ２およびＴ′ｐ，のゲートに加えら
れ、出力〇および０′が得られる。なお、この回路は第
１の実施例の回路を初段においたが、第２の実施例の回
路を初段にすることができることは言うまでもない。こ
のように組合わせを行うことによって、入力信号の反転
の際における出力波形の急峻度を倍加することが‐でき
る。第６図は以上において述べたところの実施例の回路
をスタティックＲＡＭ装置へ適用した例を回路図によっ
て示したもので、図において、Ｘデコーダからの出力Ｘ
ｉ（ｉ＝１，２，３，・・・ｎ）とＹデコーダからの出
力Ｙｉ（ｊ＝１，２，３，…ｎ）とによってメモリセル
Ｃｉｉが選択されると、トランジスタＴｐｉ，とＴｐｉ
２ よりなるＶｃｃ餐位引っ張り回路を介して該当する
メモリセルの“１”ビットラインおよび“０”ビットラ
インが付勢される。
Ｙｊ選択側にあるｎチャンネル型トランジスタＴｎ」３
，Ｔｎｉ４，Ｔｎｉ５，Ｔｎｉ６ よりなる謙出回路に
よって読み出された上記２つのビットラインからの２つ
の信号は、トランジスタＴ血・，Ｔ雌’Ｔｐｓ３，Ｔｐ
ｓ４よりなる本発明の第２の実施例（第４図）の差敷増
幅回路へ加えられて増幅され、その出力はバッファ回路
へ導びかれる。ここで、前記Ｎチャンネル型トランジス
タＴｎｊ５，Ｔ岬と電源Ｖｃｃに接続されたＰチャンネ
ル型トランジスタＴ側，Ｔｐｓとよりなる回路は、接続
をたどることによって判るごとく、本発明の第１の実施
例（第１図）の差動増幅回路を構成している。この差動
増幅回路の動作に関しては、トランジスタＴｎ」３とＴ
帆とは共に影響を与えることなく作用するから、本質的
には関係なく、また、トランジスタＴｐｃ，とＴｐｃ２
は、ＣＥからの制御電圧によってトランジスタＴｐｓ
・およびＴｐｓ２を介して、この回路を不動作にするた
めのものであり、従って動作時には関係がない。以上に
よって、第６図に見られるＲＡＭの回路には、本発明に
よる差動増幅回路が２段縦続的に組合わせ使用されてい
ることが判るであろう。以上の説明によって、Ｃ ＭＯ
Ｓトランジスタ使用の集積回路において、最小限４個の
トランジス外こよって、入力信号による立上りの急峻な
特性をもった感度のよい差動増幅回路を構成することが
できるから、例えば、非同期式ＲＡＭのごとき回路にセ
ンス増幅回路として適用すると装置の高性能化と小型化
に寄与する点において、その得られる効果は大きい。
，Ｔｎｉ４，Ｔｎｉ５，Ｔｎｉ６ よりなる謙出回路に
よって読み出された上記２つのビットラインからの２つ
の信号は、トランジスタＴ血・，Ｔ雌’Ｔｐｓ３，Ｔｐ
ｓ４よりなる本発明の第２の実施例（第４図）の差敷増
幅回路へ加えられて増幅され、その出力はバッファ回路
へ導びかれる。ここで、前記Ｎチャンネル型トランジス
タＴｎｊ５，Ｔ岬と電源Ｖｃｃに接続されたＰチャンネ
ル型トランジスタＴ側，Ｔｐｓとよりなる回路は、接続
をたどることによって判るごとく、本発明の第１の実施
例（第１図）の差動増幅回路を構成している。この差動
増幅回路の動作に関しては、トランジスタＴｎ」３とＴ
帆とは共に影響を与えることなく作用するから、本質的
には関係なく、また、トランジスタＴｐｃ，とＴｐｃ２
は、ＣＥからの制御電圧によってトランジスタＴｐｓ
・およびＴｐｓ２を介して、この回路を不動作にするた
めのものであり、従って動作時には関係がない。以上に
よって、第６図に見られるＲＡＭの回路には、本発明に
よる差動増幅回路が２段縦続的に組合わせ使用されてい
ることが判るであろう。以上の説明によって、Ｃ ＭＯ
Ｓトランジスタ使用の集積回路において、最小限４個の
トランジス外こよって、入力信号による立上りの急峻な
特性をもった感度のよい差動増幅回路を構成することが
できるから、例えば、非同期式ＲＡＭのごとき回路にセ
ンス増幅回路として適用すると装置の高性能化と小型化
に寄与する点において、その得られる効果は大きい。
第１図は本発明による差動増幅回路の第１の実施例を示
す回路図、第２図は、第１図における実施例の動作を説
明するための等価回路図、第３図は、第２図の等価回路
における入出力特性図、第４図は本発明による第２の実
施例を示す回路図、第５図は第１および第２の実施例の
組合わせによる回路例、第６図は本発明による差動増幅
回路の非同期式ＲＡＭへの適用例を示した回路図である
。 図において、Ｔｐ，，Ｔｐ２，Ｔ′ｐ，，Ｔ′ｐ２はＰ
チャンネル型ＭＯＳトランジスタ、Ｔｎ・，Ｔｎ２ ，
ｒ山，Ｔ′ｎ２はＮチャンネル型ＭＯＳトランジスタ、
Ｖｗは電源、１および２は差動入力端子である。猪丁図 猪２図 第３図 第４図 溝５図 累６図
す回路図、第２図は、第１図における実施例の動作を説
明するための等価回路図、第３図は、第２図の等価回路
における入出力特性図、第４図は本発明による第２の実
施例を示す回路図、第５図は第１および第２の実施例の
組合わせによる回路例、第６図は本発明による差動増幅
回路の非同期式ＲＡＭへの適用例を示した回路図である
。 図において、Ｔｐ，，Ｔｐ２，Ｔ′ｐ，，Ｔ′ｐ２はＰ
チャンネル型ＭＯＳトランジスタ、Ｔｎ・，Ｔｎ２ ，
ｒ山，Ｔ′ｎ２はＮチャンネル型ＭＯＳトランジスタ、
Ｖｗは電源、１および２は差動入力端子である。猪丁図 猪２図 第３図 第４図 溝５図 累６図
Claims (1)
- １ 互に交差接続された一導電型の第１および第２のト
ランジスタと、該第１および第２のトランジスタの一端
に夫々直列に接続された他の導電型の第３および第４の
トランジスタとを有し、前記第１および第２のトランジ
スタはスイツチング作用を有するゲート回路の介在なし
に一方の電源に接続し、前記第３および第４のトランジ
スタはスイツチング作用を有するゲート回路の介在なし
に他方の電源に接続し、前記第３および第４のトランジ
スタへ真補信号を夫々供給して、前記第１および第２の
トランジスタと前記第３および第４のトランジスタの接
続点の少なくとも一方から出力を取り出すようにしたこ
とを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52066237A JPS6020839B2 (ja) | 1977-06-07 | 1977-06-07 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52066237A JPS6020839B2 (ja) | 1977-06-07 | 1977-06-07 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS542027A JPS542027A (en) | 1979-01-09 |
| JPS6020839B2 true JPS6020839B2 (ja) | 1985-05-23 |
Family
ID=13310037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52066237A Expired JPS6020839B2 (ja) | 1977-06-07 | 1977-06-07 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020839B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100378877C (zh) * | 1998-03-13 | 2008-04-02 | 松下电器产业株式会社 | 复合元件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 |
-
1977
- 1977-06-07 JP JP52066237A patent/JPS6020839B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100378877C (zh) * | 1998-03-13 | 2008-04-02 | 松下电器产业株式会社 | 复合元件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS542027A (en) | 1979-01-09 |
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