JPS6020602A - 周波数変調信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、周波数変調された信号を発生する装置に関わ
る。

（従来の技術） 高度計やパルス圧縮レーダのようなある種の装置は、あ
らかじめ定められた規則に従って、周波数変調信号を発
する。これらの装置に備えられている制御発振器は、で
きる限り正確にかつ安定的にこの規則に従う必要がある
。

ある限られた継続時間を持つ周波数変調信号を発生させ
るためのプロセスが、いくつか知られている。これらの
プロセスは次のように操作されるニー電圧制御発振器（
ＶＣＯ）と呼ばれる電圧によって制御される周波数発信
器の陶波数を直接変えて、更に、可能であれば、帰還チ
ェーン回路を閉じることによって； 一発振素子、一般的にはキャパシタ・ロータを機械的に
制御することによって； 一短時間パルスを所定の特性を有する分散回路に加えて
制限された継続時間の信号を得ることによって；または 一線形変調の場合は、群伝搬遅れがわかっている遅延線
路と位相ループを結合させることによって。

この場合のプロセスは、Ｉ　ＥＥＥ　、　Ｔｒａｎｓ、
Ａ　、　Ｅ　。

Ｓ　、’１９７３年８月、　り”５ｔａｂｌｉｌｉｚｅ
ｄ　１ｉｎｅａｒ　ＦＭ　ｇｅ−’ｎｅｒａｔｏｒ　”
　、　Ｗ、　Ｊ　、　ＣＡＰＵＴＩに述べられている。

（発明が解決しようとする問題点） 上記３つのプロセスはいずれも、温度と経時劣化に対す
る高い安定性を得るには、高品質アナログ機器と注意深
い取り扱いが必要であるという欠点がある。

（問題点を解決するための手段） 本発明は、あらかじめ定められた規則に従って周波数変
調信号を発生させる高精度装置に関するもので、所望の
理論的変調規則に近似の規則に答えて周波数変調信号を
供給する完全なデジタル式発生器より成る。したがって
、この発生器の発する信号は、その原理特有の系統的な
誤差を含む。

この理由により、この発生器は、あらかじめ定められた
変調規則に関して発生する信号の変調誤差を示す信号を
平行的に発生させる。

本発明によれば、あらかじめ定められた規則に従って周
波数変調信号を発生させる装置は、次の直列構成を特徴
とするニ ー周期（１／ｆＨ）のクロック信号と外部制御信号にノ
＆づいて、一方では改変毎にこのクロック信号の周期の
整数倍の可変継続面間（ＮｏＴ、ＮＩＴ。

−−一−−Ｎ４　Ｔ、　ＮｎＴ　）を表わす出力信号ｓ
　（ｔ）を発生し、他方では、あらかじめ定められた法
則に従って変調された理論的信号（Ｓｔ）に関連して上
記出力信号ｓ　（ｔ）の誤差を示す誤差信号（Ｓｅ　）
を発生させるデジタル信号発生器；および。

一上記出力信号によって供給され、上記誤差信号によっ
て制御される誤差修正装置。

（作用） 本発明の目的とするこのような装置によって、上記在来
技術によるプロセスの種々の欠点を克服することが可能
である。

本発明による装置は、調整を必要とせず、さらに高精度
でいかなる形態の周波数変調信号をも発生させることが
できる。さらに本装置は、機構が簡単で、安価であり、
信頼性が高く、温度やエージングに対して安定である。

（実施例） 図−１は、あらかじめ定められた変調規則に従って、図
−４中で信号Ｓｔで示されている周波数変調信号を発生
させるための、本発明によるデジタル装置の概略図を示
す。

全デジタル発生器ｌ（この好ましい実施態様は図−２に
示す）は、クロック５の供給するクロック信号ｆ、に基
づいて周波数変調信号を発生させる。このシーケンスの
始まりは、反復性であると否とを問わず、外部信号Ｓｄ
によって実質的に制御される。

デジタル発生器１の発生する変調信号５（ｔ）は、あら
かじめ定められた変調規則を極めて正確に再現する変調
操作で得られるはずの理論的信号Ｓｔとの間に、デジタ
ル発生器ｌの供給する信号Ｓｅで示される位相誤差を生
ずる。

デジタル発生器ｌの出力は、誤差修正装置２（この装置
回路２の２つの実施態様は、図−５Ａ９図−５Ｂ、およ
び図−７に示す）の第一人力に接続される。この装置２
の第２人力には、デジタル発生器ｌの発生する誤差信号
Ｓｅが接続される。

図−２は、あらかじめ定められた理論的規則に極めて近
い規則に従って周波数変調信号をデジタル的に発生する
回路ｌを示す。

この信号は、クロック５の周波数ｆ。をプログラマブル
分周器１１中で分周して得られる。分周器１１の発生す
る信号ｓ　（ｔ）は、その個々のサイクルが、可変の継
続時間ＮｏＴ　、　Ｎ、　Ｔ　、−−−Ｎ４ＬＴ。

−−−ＮｎＴを持つ。ここでＮ４　（Ａ＝Ｏ、−−−ｎ
）は、記憶装置１２の供給する任意の自然数であり、ク
ロック信号の周期は、 好ましい実施態様においては、このプログラマブル分周
器１１は、デカランタとして働き、その動作は以下の通
りである。

双安定フリップ・フロップ１０をプログラマブル分周器
１１の出力に接続して、１／２に近い波形率を持つ信号
ｓ　（ｔ）を発生させることができる。

分周器１１の出力信号ｓ　（ｔ）のエツジでサンプリン
グされたインパルス信号Ｓｌ！は、記憶装置１２、アド
レスカウンタ１３お′よびプログラマブル分周器１１自
身を制御する。変調された理論信号の最初のアプローチ
を可能にする（ｎ＋１）個のランク番号Ｎ４　（ｋ＝０
、−−−−−　ｎ　）が、記憶装置１２によってプログ
ラマブル分周器１１に供給される。

アドレスカウンタ１３は、記憶装置１２によってプログ
ラマブル分周器１１に送られる分周値ＮＡ（ｋ＝ｏ　、
Ｌ−−−−ｎ　）の継続的ランク番号の送出を制御する
。このアドレスカウンタ１３．プログラマブル分周器１
１．および記憶装置１２に対する再初期設定は、制御回
路１４（Ｒ／Ｓ形フリフリップロップであることが望ま
しい）で発生し、これら装置のゼロ復帰（ＲＡＺ　）入
力端子に加えられる信号Ｓｉ　によって確保される；こ
のＲ／Ｓフリップ・フロップには、シーケンスの最初に
出力される外部信号Ｓｄおよび同シーケンスの最後に出
力される信号Ｓｆが供給される。これらの２つの信号は
双方とも、（ｎ＝１）というランク番号を持つ分周値Ｎ
壽（ｋ＝ｏ　、−−−−−ｎ　）を最後に送出する時に
記憶装置１２によって供給される。

もし分周器１１が、好ましい実施態様のようにプログラ
マブル・デカランクであれば、記憶装置１２からＮ、と
いう値を受けて時点ｔ４　でＮ←１という値をチャージ
される。クロックパルスが一発づつ入力される毎に分周
器１１の内容が一つづつ減少する。このデカランクの値
が“０″になると、ノくルスを一発出力し、記憶装置１
２は次のサイクルのために値ＮＡ＋１を受ける。すると
このデカランクはＮａＬ＋ｌ−１という値を表示し上記
の毎く個々のパルス毎にひとつカウントダウンする。モ
して０″になるとパルスを一発出力する。このようにし
てこのデカランクは、％＋ｚ−１をチャージされ、これ
を続け、最後には一連のランク番号ＮＡが“θ″となっ
て所望のシーケンスは終了する。

もう一つの好ましい実施態様においては、プログラマブ
ル分周回路１１をカウンタとすることができる。すなわ
ち、ＮＭ　＋　１−　Ｎ４　（ここでＮＭは、木カウン
タの表示し得る最大値、ＮＡは記憶装置１２の供給する
分周値のランク番号）という値をチャージされた後、個
々のクロックのサイクル毎にこの値からひとつずつ増加
して最終的にはＮＭという値に至る。このプログラマブ
ルカウンタは、ＮＭという値を表示すると同時に、記憶
装置１２による次の分周値Ｎ＆＋、のランク番号の送出
と、ＮＭ　＋　ｌ　−ＮＡ＋１という値の同カウンタへ
のローディングをコントロールするパルスを出し、その
後はこの操作を続行する。

更に、分周値ＮＡのランク番“号に対しては、記憶装置
１２は、分周器１１がデジタル的に発生させた可変周期
のパルス信号ｓ　（ｔ）と理論的に得られるはずの理論
的に周波数変調された信号との差を表わし、従って、こ
のような発生によって、引き起こされる誤差の全てで構
成されるデジタル信号Ｓｅ、を出力する。これらの誤差
は、図−１に示す装置の操作に関する以下の説明で明ら
かなように、決定的なものである。

誤差修正装置２の２種類の実施態様を示す図−５Ａおよ
び図−５Ｂにおいて、ノデジタル発生器ｌの発生した信
号の決定的誤差は直接時間で修正される。記憶装置ｘ２
（ｉ−２参照）の出力するデジタル信号Ｓｅは時間誤差
信号である。図−７に場合は、これらの誤差は位相で修
正される。

図−７の場合には、誤差修正装置２は、デジタル発生器
ｌ／信号５（ｔ）／の発生するｓ　（ｔ）を第１人力に
供給される振幅／位相検出器２１．加算回路２５．増幅
器２２．および周波数制御された発振回路２３を直列に
つないだものによって構成されている。同検出器２１の
出力信号は、加算回路２５のプラス入力端子に印加され
、マイナス入力端子には、デジタル／アナログコンバー
タ２４によってアナログ化された誤差信号Ｓｅが印加さ
れる。発振回路２３の出力は、検出器２１の第２入力端
子に戻される。

図−５Ａにおいては、誤差信号Ｓｅは、遅延回路２０を
制御する。同遅延回路の入力端子には、デジタル発生器
ｌの発した信号５（ｔ）が印加され、これによって修正
された遅延信号が同回路の出力端子から発せられる。

図−５Ｂに示す実施態様によれば、望ましい変調規則の
アプローチは、遅延回路２０から供給される上記の遅延
信号を、振幅／位相検出器２１．増幅器２２．および周
波数制御された発振回路２３の直列結合から成る位相ル
ープの入力−子に加えることによって更に向上する。発
振″回路２３の出力は、振幅／位相検出器２１の第２入
力端子に帰還される。

回路２０によって与えられ誤差信号Ｓｅによって制御さ
れる遅延時間は、上記とは別の方法で、例えば、図−６
Ａ　、　−６Ｂ　、およ゛び−６０に示すような方式で
得られる。

図−６Ａに示す遅延回路は、遅延回路２０２で構成され
、この遅延回路は、各々の遅延時間に対応・した複数個
の出力端子を持ち、その各端子は制御回路２１を介して
誤差信号Ｓｅによって選択される。

図−６Ｂおよび−６０は非制限的で、連続変化遅延線技
術の専門家に公知なようにデジタル／アナログ変換器２
００を介してデジタル誤差信号Ｓｅから変換された電圧
で制御される２つの実施態様を示している。

図−６Ｂに示す遅延回路は、変換回路２００によって決
定されるコンパレータ２０３となっている。遅延回路２
０３には、抵抗とキャパシタから成るフィルタ２０４を
通過した後の、発生器ｌの出力信号５（ｔ）が供給され
る。

図−６０に示す遅延回路は、典型的な単安定マルチバイ
ブレータ２０５より成り、その可変遅延時間は変換回路
２００によって制御される。

図−６Ａ　、　−６Ｂ　、もしくは−６０に示す実施態
様によれば、図−５Ａの遅延回路２ｏは、望ましい形と
して、一定のシステム遅延時間を構成し。

負修正の適用を可能にしている。図−５Ｂに示すような
位相ループ２１．２２もしくは２３は、必要に応じて単
に転移を遂行するだけのものである。実際のところ、遅
延回路２０が接続されているデジタル発生器ｌは無関係
となり、振幅／位相検出器２１の特性にはもはや影響さ
れない。従って、デジタル発生器１／遅延回路２ｏアセ
ンブリの種々なエレメントは互に独立に調整される。被
制御発振回路２３は、図−８に示すような方式で実現さ
れる単純な周波数制御発振器とすることができる。

この発振回路には、図−５Ｂおよび図−７に示す回路２
２の出力における増幅信号によって周波数制御され、あ
らかじめ設定された望ましい変調規則に従う先取り信号
Ｓａにより完成される発振器２３１が含まれる。制御発
振器２３１の出力信号および発振器２３２の供給するあ
らかじめ定められた周波数信号とは、ミクサ２３３の入
力端子に印加され、このミクサ２３３の出力は、分周器
２３４に供給される。

仮に図−１のデジタル発生器１が発生した信号５（ｔ）
の周波数がｆ　ｅ（ｔ）によって選定されるとすれば、
制御発振器２３１の出力信号の周波数ｆ　５（ｔ）は、
次式で与えられる。

（以下余白） ｆ　５（ｔ）　＝Ｌ−ｆｅ　（ｔ）　±ｆ０この式で、
ｆＯは発振器２３２の定常周波数、Ｌは、分周器２３４
中で実現される分周のランク番号である。

ここでＬ＝１．ｆＯ＝Ｏのケースは、回路２３が制御発
振器２３１だけで構成されるケースに対応する。図＝１
に示す本発明によるデジタル装置の動作原理は、次のと
おりである。（図−２および図−７も参照のこと。） 周波数変調もしくは位相変調された信号は、ｙ＝Ａ＊５
ｉｎ（α（ｔ））で表わされる。ここでｄα／ｄｔは一
定でなくあらかじめ定められた規則に従って変化する。

したがって、ｄ（ｔ）の値が、２πの整数倍であるよう
な継起時点ｔ　４＋ｌとｔＬ間の間隔Δｔ４（＝域や、
ｔａ）は一定とはならない。

その周波数変調が、あらかじめ定められた変調規則にで
きるだけ従うような信号を発生器ｌ中でデジタル的に発
生させ、更に安定してかなり高い値を持つクロック周波
数よりこれをめるには、個個の時間間隔Δ１．をクロッ
ク周期Ｔ＝ｌ／ｆＨの整数Ｎｈで近似させることが必要
である。Ｎ４ＬをΔｔ４／Ｔに最も近い整数で表わすこ
とも可能であるが、Ｎ先＝ｒへ０Ｍ４（ここで陶、とＭ
４は互にＥｊｌ＋ｔ　／　Ｔとｔ４　／Ｔに最も近い整
数）とした方がより精度も高くなり好ましい。デジタル
発生器ｌの動作原理を、図−２，−３Ａおよび−４を参
照して以下に詳細に示す。

それ故に、デジタル発生器ｌはパルス信号５（ｔ）を発
生させ、この信号の周波数は周期毎に変化するが、クロ
ック信号ｆ。を整数Ｎらで割った値（商）に常に等しく
保たれる。この値は、反復性であると否とにかかわらず
、あらかじめ定められたシーケンスに従って周期毎に変
化し、それによって得られる周波数変調が所定の変調規
則にできる限り近づくことになる。

一般に所望の変調規則をめようとすると位相誤差がデジ
タル発生器ｌの発した信号に表われる。

線形周波数変調された信号の場合は、このような位相誤
差は、デジタル発生器■の出力した信号とこれに遠近を
掛けた信号とをミクシングさせることによって現われる
。ミクサ出力端一においてローパス・フィルタは、上記
２つの入力信号の周波数の差に等しい周波数を持つ信号
だけを通過させる。この出力信号の周波数は一定であり
、これをスペクトル解析すると使用回線に発生するノイ
ズが現われる。

周波数変調された信号の場合はいつでも、出方信号は受
動回路によってはフィルタリングすることができない。

ある公知のプロセスの原理は、周波数制御された発振器
をかなり狭い通過帯域幅を持った位相ループ中において
使用することにより、有用信号の瞬時信号から大幅には
づれた周波数誤差を取り除くことにある。

ｔ（／ＴとＭＡ、（共に近似整数）の差による誤差は、
ノイズに似た効果をもつが完全に決っているという点に
おいて異なる。実際、ｔ４／Ｔの値は、εｔ　＝　ｔ４
／　Ｔ　Ｍ４　（コ（１）値は−０，５と＋０．５（７
）間に存在する）と同様に完全に既知のものである。

位相ループ２１．２２．および２３の内部動作において
は、誤差信号は５ｅ−３δとなる。ここでＳｅおよびＳ
δは、それぞれデジタル発生器ｌの位相誤差信号と制御
発振回路２３の位相誤糸信号である。ループ・フィルタ
によって修正された誤差信号５ｅ−３δは、このような
誤差Ｓδを発生させることによって制御発振回路２３の
信号を変調する。動作は閉ループ中で行なわれる。した
がってＳｅの高周波成分は、誤差信号Ｓδ中には含まれ
ず、ループ２１．２２および２３のもつ通過帯域幅は限
定されたものになっる。

更に図−７を参照すると、Ｓδ−〇のケースは、制御発
振回路２３が所望の周波数変調を正確に表わす理想的動
作に対応している。この場合、ループ誤差は、デジタル
発生器ｌの誤差となる。事実、さまざまなＮｆ、値を決
定する際の計算でもこのことは予見できる。したがって
、量的値ε＊＝ｔ４／Ｔ−Ｍ、をデジタル形式で記憶装
置１２（図−２参照）にも記憶させることで充分このこ
とは実現される；但し記憶装置容量の増大を伴なう。読
み取られた個々の値ε４は、このようにして例えば図−
７の実施態様に従って、アナログ形式に変換される。６
食の整数値は、デジタル信号誤差Ｓｅで指定される。こ
の誤差信号Ｓｅは、振幅／位相検出回路の検出部の下流
に位置する位相ループの誤差信号から取り除かれる。も
しこれが理想的に行われれば、差はゼロとなり制御発振
回路２３の出力は変調されず、したがってＳδ＝０とい
う仮説が成り立つ。

実際にはＳδは完全にはゼロではない。Ｓδは、とりわ
け、先取り信号Ｓａが無いかもしくは不完全な場合に位
相ループの動作を引き起こすの必要な誤差が含まれてい
る。

この場合に必要とされる唯一の調整は、位相検出器２１
とデジタル／アナログ変換器２４の出力勾配（ポルト／
ラジアン）のバランスをとることである。

デジタル発生器ｌの動作原理の概要についてはすでに述
べた通りである。その発生する信号は、周波数がサイク
ル毎に変化するが同時にその値はランクにの各周期（時
点ｔとｔ　＋１との間）についたはクロック信号ｆＨを
入力される数値Ｎ４で割った商に等しく、所定のシーケ
ンスに上記の周期、毎に変化するということを思い起こ
す必要がある。

こうしてめた周波数変調は、上述Ｑ理論上の変調規則要
件が満足される限り理論上のそれに極めて近いものとな
るはずである。

精度を正確にめるには、クロックの周波数を適当に選ん
でＮ４値をかなり高く−例えば１００前後−とることに
なる。したがってこのような場合には、記憶装置１２中
に多くの二進符号化要素（ビット　）を保持することが
必要である。

応用範囲を広くすると、連続番号Ｎん（ｋ＝０゜−−一
−ｎ　）の値は最大で１ユニツトの差となる。例えば： Ｎ４−与ｌ＝ΔＮん とするとΔＮ、ε（−１，０，１）となる。したがって
、Ｎ、の個々の値をＮ４　＝　ＮＬ−ｔ＋ΔＮ４の式を
使用して先行値（ＮＡ−１）から計算してみるとよい。

この場合、初期値Ｎ０およびΔＮｌの継起値だけが憶装
置１２中に記憶されることになる。本メモリ中に変化量
ΔＮ４を記憶するには二進化要素が２つあれば充分であ
る。例えば： ００　ＮＰＬ＝０ ０１　Ｎ孔＝１ １　’Ｏａ １１　シーケンスの最後＝Ｓｔ とすればよい。

この手法を拡張すると、３つの二進化要素をコーディン
グして次に示す値から選んだ変化量ΔＮｌ。

Ｎ４Ｇ　（−３＋　−２＋　−１＋　０　＋　１　＋　
２．３）およびエンド・オブ・シーケンス信号を符号化
するか、もしくは、多量の二進化要素をコーディングす
ることができる。

図−３Ａと一３Ｂに上記の記憶装置１２の好ましい実施
態様を２つ示すがこれらはそれぞれ、変化量Δ廊の一般
的なコーディング例と変化量［ΔＮｍｌが最大１に等し
い特殊な場合に対応している。

図−３Ａにおいては、記憶装置１２は、２つの連続して
いる分周ランク番号（ＮＨｘ、Ｎ４）間の差ΔＮ４　（
ｋ＝０．−−−−ｎ　）をその中に保持している読み出
し専用メモリ（ＲＯＭ　）より成っている。このＲＯＭ
１２１は、ナトレス・カウンタ１３が発するタイミング
にしたがってΔＮ０．−−−−ΔＮ屯、−−−−ΔＮｖ
１を継起的に出力する。制御回路１４の出力する信号Ｓ
ｉによってＮｏという初期値を与えられた計算回路１２
２は、記憶回路１２１の供給する数値を受けとりその合
計を実行する： Ｎｏ＝Ｎｇ＋ΔＮＯ Ｎ、＝Ｎｏ＋ΔＮ＋ Ｎ２＝Ｎ、＋ΔＮ２ Ｎ危＝Ｎ餘１＋ΔＮ＆ Ｎ　ｎ　”　Ｎｎ−１＋ΔＮｎ これらの値は、パルス信号Ｓ＝によって与えられるリズ
ムでプログラマブル分周器１１が供給する継起的な周波
数分周値に対応する。

記憶回路１２１は、ΔＮ４（ｋ＝０．−−−−１１　）
の値が全てみとられるとＮ１Ｎ（下記の例中では１１）
という値を発すると共にエンド・オブ・シーケンス信号
Ｓチを出力する。

図−３Ｂにおいては、変化量［ΔＮ、］は最大で１に等
しい。したがって２つの二進要素△と互があれば充分で
ある。記憶回路１２１は、上記２つの二進要素互とｋを
発するＲＯＭ１２３および両方が同時に“ｌ”になった
時（上記の例のよに）にエンド・オブ・シーケンス信号
Ｓｔを出力するＡＮＤゲート１２７　とから成っている
。

この場合計算回路１２２は、カウンターデカウンタ１２
４および２つのＡＮＤゲート１２５と１２８とから成る
。この２つのＡＮＤゲートは、それぞれに第１の入力と
して（プログラマブル分周器１１の出力端で）パルス信
号ＳＲを受けとり第２の入力として上記の二進要素主と
居をそれぞれ受けとる。

そしてパルス信号ＳＲによって、カウンターデカウンタ
１２４の入力端子に対する上記二進要素旦とｂの印加を
制御する。このカウンターデカウンタ１２４は制御回路
１４の供給する信号ＳＬによって初期値Ｎｏ′を設定さ
れる；表示される数値は、その入力端子に印加され、下
の例のように定義された二進要素ｌと互の値に従って数
値Ｎ、に達するまでカウントもしくはデカラントされる
。

ａｂ　ΔＮ４゜ ０　０　０ １１ １　０　−１ このＮ４　という値は、このようにしてプログラマブル
分周器１１に送られる。

上述のように、時点ｔ４の値は、位相φ（１）が２πの
１（整数）倍の時、すなわちφ（ｔ、）＝ｋ・２πの時
に与えられる。

しかしまた、１．＝とじてφ（ｔＬ）がπの整数倍とな
る時点を使用することもできる。したがって記憶装置１
２はＮ亀もしくはΔＮ４値の初めと終りの２重数を保持
する。プログラマブル分周器１１の出力パルスｓ　（ｔ
）でトリガされる簡単な双安定クリップ・フロップ１０
（図−２参照）はしたがって実質的は矩形波信号を出方
するがこの矩形波の立上ちがりはφ（ｔ）＝に・２πに
対応し立下がりはφ（ｔ）＝　（２に＋ｇ　、πに対応
する。これらの対応関係は図−４に表わされているが同
図中には位相φ（１）の曲線、所望の理論上の変調信号
Ｓｔ２周波数クロック信号ｆＨｙおよびデジタル発生器
ｌの発する信号ｓ　（ｔ）が示されている。

得られた信号ｓ　（ｔ）の表示上に、誤差信号Ｓｅを形
成する決定的誤差ε充および数値Ｎ４が示されている。

反復性であると否とを問わず、いかなる周波数値に対し
ても変調規則の極めて良好なスペクトル的純粋さを持っ
た再生を可能にする装置が上記のようにして実現できる
。

（発明の効果） 本発明は、温度変化及び経時変化に安定でとりわけパル
ス圧縮レーダ・ホーミング装置、高度計、テレメータ、
およびスペクトル解析器に適用される。本発明はまた、
メモリの保持内容がどちらの方向にも自由に読み出し可
能なので、距離測定用の連続（もしくは不連続）ドツプ
ラ・レーダにも適用できる。

【図面の簡単な説明】

図１は本発明によるデジタル装置の概略図、図２は本発
明による装置のデジタル発生器サブアセンブリの詳細な
実施態様、図３Ａ及び図３Ｂは図２に示すデジタル発生
器の一部の２つの詳細な実施態様、図４は図２に示すデ
ジタル発生器の出方時の実際の信号と理論上の信号との
位相誤差の表示、図５Ａ及び図５Ｂは上記の第１サブア
センブリの発生した信号に生じた誤差を時間で修正する
ための、本発明による装置の第２サブアセンブリの２つ
の詳細な実施態様、図６Ａ、図６Ｂ、図６Ｃは上記図５
Ａおよび図５Ｂに示す第２サブアセンブリの回路の３つ
の詳細な実施態様、図７は誤差を位相で修正するための
、本発明による装置の第２サブアセンブリのもう一つの
詳細な実施態様、図８は図５Ａ、図５Ｂ、もしくは図７
に示す第２サブアセンブリの更に別の回路の詳細な実施
態様を示す図である。

Claims (1)

1. 【特許請求の範囲】 （１）周期Ｔ＝１／ＦＨのクロック信号および外部から
   の制御信号（Ｓｄ　）に基づいて、一方では、このクロ
   ックの周期の整数倍の可変継続時間（ＮＯＴ、ＮＩ　Ｔ
   、−−−−−ＮＪ、Ｔ、、ＮＴＬＴ　）を交尾にもつ出
   力信号［：　ｓ　（ｔ）、　］を出力し同時に他方では
   あらかじめ定められた規則にしたがって変調される理論
   上の信号（Ｓｔ）と前記の出力信号［３（ｔ）］　との
   差を表す誤差信号（Ｓｅ）を出力するデジタル発生器；
   および 前記の出力信号を供給され前記誤差信号（、Ｓｅ）によ
   って制御される装置： を直列構成することを特徴とする、所定の規則に従って
   周波数変調信号を発生する装置。 （２）前記誤差信号Ｓｅによって制御され、前記出力信
   号［’５（ｔ）］に可変の遅延時間を付加する起居回路
   で構成される誤差修正手段を持つことを特徴とする特許
   請求の範囲第１項に記載の装置。 （３）前記の遅延回路の出力端に； −第１入力として前記の遅延出力信号を供給される振幅
   ／位相検出器； 一増幅器；および 一七の出力が前記の振幅／位相検出器の第２入力端に印
   加される周波数制御の発振回路；を更に直列に接続した
   誤差修正手段を持つ１ことを特徴とする特許請求の範囲
   第２項に記載の装置。 （４）遅延回路が、切り替え回路によって選択される複
   数の出力端を持つ遅延回線で構成されることを特徴とす
   る特許請求の範囲第２項に記載の装置。 （５）遅延回路が、デジタル／アナログ変換器を介して
   誤差信号（Ｓｅ）によって継続的変化を受けることを特
   徴とする特許請求の範囲第２項に記載の装置。 （６）遅延回路が、遅延が掛っているか否かを問わずフ
   ィルタ回路でフィルタリングされた出力信号［５（ｔ）
   ］を供給される可変閾値コンパレータで構成されること
   を特徴とする特許請求の範囲第５項に記載の装置。 （７）遅延回路が、可変遅延形の単安定マルチバイブレ
   ータで構成されることを特徴とする特許請求の範囲第５
   項に記載の装置−０ （８）誤差修正手段が； 一デジタル発生器の出力信号（ｓ（ｔ））をｆｆＳｉ入
   力として受ける振幅／位相検出器ニ ー前記の振幅／位相検出器の出力信号をプラス入力とし
   て受け、デジタル／アナログ変換器を媒介として誤差信
   号（Ｓｅ）をマイナス入力として受ける加算回路；およ
   び 一増幅器を媒介として前記の加算回路の出力信号で周波
   数制御され、その出力が前記の振幅／位相検出器の第２
   入力端に印加される発振回路−を直列に含むことを特徴
   とする特許請求の範囲第１項に記載の装置。 （８）　発振回路が； 一前記デジタル発生器の出力信号（Ｓ（ｔ））ｔこよっ
   て周波数制御される第１段発振器； −前記の第１段発振器の出力する可変周波数信号を第１
   入力端子に受け、示２段発振器の出力する定常周波数信
   号を第２入力端子に受けるミクサ；および 一前記ミクサの出力信号を受け、更にその入力を前記の
   振幅／位相検出器あ第２入力端に印加する分周回路； から構成されることを特徴とする特許請求の範囲第３項
   に記載の装置。 （１０）上記の発振回路が、先取り信号（Ｓａ）を発信
   して発生されるべき理論上の周波数変調規則を表すこと
   を特徴とする特許請求の範囲第３項に記載の装置。 （１１）デジタル発生器が； −その、ランク番号上の各々の周期が、クロック信号の
   周期ＴのＮＡ（＝ユより大きい整数）倍（ｋ　＝　Ｏ、
   −−−一−ｎ　）であり、かつ理論上の信号（ｓｔ）の
   対応する周期にできる限り近い信号ｊｓ（ｔ））を発生
   するプログラマブル分周器；−前記プログラマブル分周
   器および前記誤差信号（Ｓｅ）に（ｎ＋１）個の整数（
   Ｎｏ、　−−−ＮＡ。 −一−Ｎｎ　）を供給する記憶装置； −前記の記憶装置を制御するためのアドレス指定装置；
   および 一前記の記憶装置のデータ読み出し完了時に前記の装置
   の起動および割込みを行ない、プログラマブル分周器自
   体と、このプログラマブル分周器の出力端でサンプリン
   グされた信号によって共に制御される前記の記憶装置お
   よびアドレス指定装置、とを再設定するための制御装置
   ； を含むことを特徴とする特許請求の範囲第１項に記載の
   装置。 （１２）プログラマブル分周器がデカランクであって、
   その計数イ直は、５４−ｔカ）ら遼になるま、でクロッ
   クサイクル毎に１ユニツトずつ減少し、整数ＮＡは各計
   数サイクルの初めに記憶装置から供給され、計数値遼は
   ランク上の計数サイクルの終了を示し、かつこのデカラ
   ンクがＮ番目のクロックサイクル即ち１番目の計数サイ
   クルの最終クロックサイクルと一致するパルスを発生し
   たことに対応し、このパルスはデカランクに％＋１−１
   の値をチャージし、０とｎの間の上で決まる整数Ｎｋは
   アドレス指定装置でアドレスされて記憶装置から継起的
   に供給されることを特徴とする特許請求の範囲第１項に
   記載の装置。 （１３）プログラム分周器がカウンタであって、その計
   数値は、Ｎｓ＋Ｉ　ＮＡからＮＭに達するまでクロック
   ・サイクル毎に１ユニツトずつ増加し、ＮＭはランク上
   の計数サイクルの終りを示し、かつカウンタがＮ番目の
   クロック会すイクル即ちに番目の計数サイクルの最終ク
   ロック・サイクルと一致するパルスを発生したことに対
   応し、このパルスはカウンタにＮＭ＋ｌ　Ｎｌ、＋１を
   チャージし、整数Ｎ４　は継起的に記憶装置から供給さ
   れ、ＮＭはカウンタで表示し得る最大計数値であること
   を特徴とする特許請求の範囲第１１項に記載の装置。 （１４）記憶装置がニ ーアドレス指定装置によって制御される（　ｎ＋１）個
   のそれぞれのアドレスに対してＯおよび正の全整ｆｉｎ
   で構成される（ｎ＋１）個の変化量（ΔＮｏｒ−−−＋
   Δ仇　−−一、Δｎ　）ならびに（ｎ＋１　）個の誤差
   （ε０．−ｍ−ε４．−一一ε、、、）をメモリし、０
   からｎまで変る上ランクの個々のアドレスに関して、誤
   差信号（Ｓｅ）を形成する誤差（ε４）を位相ループに
   、変イビ量（ΔＮａ）を計算回路に向けてそれぞれ継起
   的に送り出す記憶装置；および ｍ１の整数Ｎ０′を初期値として制御装置によって。 制御され、と記サンプル・パルス信号で制御されて、プ
   ログラマブル分周器で実行される分周の（ｎ＋１）個の
   ランク（Ｎｏ　＝、Ｎｏ’＋ΔＮｏ。 Ｎえ７＝Ｎ０＋ΔＮ、、−−−−−、ＮＡ　＝Ｎ龜−０
   ＋ΔＮＡ。 −ｍ−−１．ＮＴＩ＝鳳−０＋ΔＮＴＩ）を継起的に計
   算し、ランクＯの分周（Ｎｏ）のランク番号を初期値Ｎ
   ｏとＯランクの変化量（ΔＮｏ）との和に等しくし各ラ
   ンク番号ｋ（Ｎ４）をランク（ｋ−ｉ）の分周（ＮＡ−
   １）に先行するランク番号とそのランク　（ｋ）の変化
   量（ΔＮ４．）との和に等しくし、上記記憶回路が最後
   の変化量（ΔＮｎ）と同時にシーケンス終了信号（ｓＢ
   を制御回路へ送る計算回路： で構成されることを特徴とする特許請求の範囲第１１項
   に記載の装置。 （１５）分周（Ｎｏ　、−−−９Ｎ４、−−−　Ｎｎ　
   ）の相次ぐランクの差が最大ｌで、記憶回路が各変化量
   を２つの二進ニレメン）　（ａ、ｂ　）の形で送り出す
   アドレス可能なＲＯＭおよび上記二進エレメント（ａ。 ｂ）を組み合せてシーケンス終了信号（Ｓｆ）’を形成
   するＡＮＤゲートから成り、計算回路が制御回路によっ
   て初期値Ｎｏからスタートして、それぞれにプログラマ
   ブル分周器の出力でサンプルされた信号とＡＮＤゲート
   で組み合わされた上記二進エレメント（ａ、ｂ　）を供
   給されるカウンタ／デカランク、で構成されることを特
   徴とする特許請求の範囲第１４項に記載の装置。 （１６）二つの入力（ＳとＲ信号）が外部制御信号（Ｓ
   ｄ）およびエンド・オブ・シーケンス信号（、ｓｒ）に
   よってそれぞれ供給される双安定Ｒ／Ｓフリップ・フロ
   ップによって構成され、プログラマブル分周器、記憶装
   置、およびアドレス指定装置の初期設定信号（Ｓｉ　）
   を出力する制御装置を持つことを特徴とする特許請求の
   範囲第１！項に記載の装置。 （Ｉ７）デジタル発生器が、更に、プログラマフル分周
   器の後方に双安定フリップ・フロップを備え、その前縁
   及び後縁がデジタル発生器の出力信号５（ｔ）の位相が
   πの偶数倍または奇数倍の時点にそれぞれ合致するよう
   な信号を発生させることを特徴とする特許請求の範囲第
   １１項に記載の装置。