JPS60200620A - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
- Publication number
- JPS60200620A JPS60200620A JP59056342A JP5634284A JPS60200620A JP S60200620 A JPS60200620 A JP S60200620A JP 59056342 A JP59056342 A JP 59056342A JP 5634284 A JP5634284 A JP 5634284A JP S60200620 A JPS60200620 A JP S60200620A
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- Japan
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
と（Ｔ１晃日日Ｉ汁 プログラマブルに会掃了１ノイを
田１へ九半導体論理回路装置に関する。
田１へ九半導体論理回路装置に関する。
従来、任意の論理機能を半導体基板上に実現するものと
してプログラマブル論理アレイ（以下。
してプログラマブル論理アレイ（以下。
ＰＬＡと称す）がある。このＰＬＡは、所望の論理回路
をアンド回路とオア回路を介して得るものである。即ち
、先づ多入力のアンド−回路を構成し、マトリックスの
交点の接続を制御することによって、入力間の必要な論
理積をとる。続いてオア回路マトリックスを構成し、ア
ンド接続された出力線のマトリックス交点を同様にして
接続制御して論理和をとる。このような接続制御によっ
て、原理的に全ての論理回路を構成することができる。
をアンド回路とオア回路を介して得るものである。即ち
、先づ多入力のアンド−回路を構成し、マトリックスの
交点の接続を制御することによって、入力間の必要な論
理積をとる。続いてオア回路マトリックスを構成し、ア
ンド接続された出力線のマトリックス交点を同様にして
接続制御して論理和をとる。このような接続制御によっ
て、原理的に全ての論理回路を構成することができる。
なお、上記マトリックス交点の接続制御は、例えばＰ
ＲＯＯＭ （ Ｐｒｏｇｒａｍａｂｌｅ Ｒ＋ｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ ）の手法によって実現される
。
ＲＯＯＭ （ Ｐｒｏｇｒａｍａｂｌｅ Ｒ＋ｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ ）の手法によって実現される
。
ところで、従来のＰＤＡでは、使用者が自由に所望の論
理回路を得ることができないと云う問題がある。即ち、
論理機能の構成は上記のようにＰ Ｒ，ＯＭの千洟を用
いて行われ、例ｆげ製浩丁烏の途中でマスクを変更し、
スルーホール位置を変えることによって行われていた。
理回路を得ることができないと云う問題がある。即ち、
論理機能の構成は上記のようにＰ Ｒ，ＯＭの千洟を用
いて行われ、例ｆげ製浩丁烏の途中でマスクを変更し、
スルーホール位置を変えることによって行われていた。
従ってＰＬＡの論理機能は製造時に決定され、製造後に
論理機能を変更することができなかった。
論理機能を変更することができなかった。
本発明は汎用性、多様性に優れた論理機能を実現する半
導体論理集積回路を提供するものである。
導体論理集積回路を提供するものである。
即ち、マトリックス配列したゲートを、このゲートに対
応したメモリ素子配列の情報で開閉制御して所望の論理
機能を得るプログラマブル論理アレイと、このプログラ
マブル論理アレイと同一基板上に形成され、上記プログ
ラマブル論理アレイを介して論理演算された信号の出力
バスラインを決定するマルチプレクサと、上記プログラ
マブル論理アレイに入力する信号を格納する数個のレジ
スタとを具備したことを特徴とする半導体論理回路装置
を提供するものである。
応したメモリ素子配列の情報で開閉制御して所望の論理
機能を得るプログラマブル論理アレイと、このプログラ
マブル論理アレイと同一基板上に形成され、上記プログ
ラマブル論理アレイを介して論理演算された信号の出力
バスラインを決定するマルチプレクサと、上記プログラ
マブル論理アレイに入力する信号を格納する数個のレジ
スタとを具備したことを特徴とする半導体論理回路装置
を提供するものである。
この発明によれば、使用者の用途に応じた論理回路を製
造後に於て容易に構成し、また変更することができる汎
用性の高いプログラマブル論理アレイで、しかも多様性
に富んだ論理機能を実現する半導体論理回路装置を提供
することができる。
造後に於て容易に構成し、また変更することができる汎
用性の高いプログラマブル論理アレイで、しかも多様性
に富んだ論理機能を実現する半導体論理回路装置を提供
することができる。
以下、本発明装置の一実施例を図面を参照して説明する
。
。
第１図は、ＰＬＡの留部概略図で、マトリックス配列さ
れた信号線１，２の交点はゲート回路３を介して接続さ
れている。このゲート回路３は上記マトリックスの交点
に対応して配列されたもので、各交点の接続・非接続を
電気的に制御している。即ち、上記ゲート配列に対応し
て配列されたメモリセル４には後述する所定のレジスタ
からゲート開閉制御情報、例えば１１１ 、 ＭＱＭが
記憶されている。このメモリセル４の記憶情報によって
前記ゲート回路３が開閉制御されている。例えば、メモ
リセル４に情報１１１が記憶されたとき、この情報によ
ってゲート回路３が開成され、信号線１が信号線２に接
続される。また、メモリセル４に情報１０１が記憶され
たとき、この情報忙よってゲート回路３が閉成され、信
号線１と信号線２とは非接続状態となる。
れた信号線１，２の交点はゲート回路３を介して接続さ
れている。このゲート回路３は上記マトリックスの交点
に対応して配列されたもので、各交点の接続・非接続を
電気的に制御している。即ち、上記ゲート配列に対応し
て配列されたメモリセル４には後述する所定のレジスタ
からゲート開閉制御情報、例えば１１１ 、 ＭＱＭが
記憶されている。このメモリセル４の記憶情報によって
前記ゲート回路３が開閉制御されている。例えば、メモ
リセル４に情報１１１が記憶されたとき、この情報によ
ってゲート回路３が開成され、信号線１が信号線２に接
続される。また、メモリセル４に情報１０１が記憶され
たとき、この情報忙よってゲート回路３が閉成され、信
号線１と信号線２とは非接続状態となる。
しかして、ＰＬＡのマトリックス交点はメモリセル４に
記憶された情報によって接続・非接続制御される。そし
てメモリセル４には外部よシミ気的に制御情報を記憶さ
せることができる。従って上記メモリセル４の記憶情報
を制御することによって所望の論理機能を容易に構成す
ることができ。
記憶された情報によって接続・非接続制御される。そし
てメモリセル４には外部よシミ気的に制御情報を記憶さ
せることができる。従って上記メモリセル４の記憶情報
を制御することによって所望の論理機能を容易に構成す
ることができ。
しかも論理機能の変更も容易である。
本発明装置は、上記のように電気的に所望の論理機能を
構成することができるＰＬＡを効果的に用いたものであ
る。この装置の一実施例を示す概略図を第２図に示す。
構成することができるＰＬＡを効果的に用いたものであ
る。この装置の一実施例を示す概略図を第２図に示す。
図中６は上記の如く構成されたＰＬＡで、このＰＬＡ６
のメモリ配列には図中５のレジスタ１（５１）からゲー
ト開閉制御情報または入力データが与えられる。入力バ
スａがらはゲート開閉制御情報とゲート開閉情報により
ＰＬＡで構成される論理回路への入力データかくり返へ
送り込まれる。レジスタに格納されている情報が、ゲー
ト開閉情報であるか、入力データであるか判別するため
、各レジスタの最上段ビットがＩｌｌのときゲート開閉
情報であるものとし ＭＱＭのとき入力データであるも
のとする。ＰＬＡではレジスタエから次々と送シ込まれ
てくる入力データを論理演算してマルチプレクサ−７に
送る。以下マルチプレクサをＭＰＸと略称する。ＭＰＸ
７では各出力データの出力バスラインを決定し、出力バ
スｂへ送り込む。
のメモリ配列には図中５のレジスタ１（５１）からゲー
ト開閉制御情報または入力データが与えられる。入力バ
スａがらはゲート開閉制御情報とゲート開閉情報により
ＰＬＡで構成される論理回路への入力データかくり返へ
送り込まれる。レジスタに格納されている情報が、ゲー
ト開閉情報であるか、入力データであるか判別するため
、各レジスタの最上段ビットがＩｌｌのときゲート開閉
情報であるものとし ＭＱＭのとき入力データであるも
のとする。ＰＬＡではレジスタエから次々と送シ込まれ
てくる入力データを論理演算してマルチプレクサ−７に
送る。以下マルチプレクサをＭＰＸと略称する。ＭＰＸ
７では各出力データの出力バスラインを決定し、出力バ
スｂへ送り込む。
このように構成された装置は次のように作用する。第３
図においてＣＬＫはクロックパルス信号の入力ラインを
示す。ターミナルＡＯは第２図のレジスタ１の最上段ビ
ットに接続されている。ターミナルＡｌ、Ａ２ 、・・
・は第２図のレジスタ１の最上段ビット以外のビットに
接続されている。錆２図中入力バスａから送られるデー
タの内容を表わしたものが第４図である。はじめに第４
図中のゲート開閉情報１（４１）が第２図の入力バスａ
を通してレジには１１１が送られ、ターミナルＡ１．Ａ
２ 、・・・にはゲート開閉情報１０１）が送られる。
図においてＣＬＫはクロックパルス信号の入力ラインを
示す。ターミナルＡＯは第２図のレジスタ１の最上段ビ
ットに接続されている。ターミナルＡｌ、Ａ２ 、・・
・は第２図のレジスタ１の最上段ビット以外のビットに
接続されている。錆２図中入力バスａから送られるデー
タの内容を表わしたものが第４図である。はじめに第４
図中のゲート開閉情報１（４１）が第２図の入力バスａ
を通してレジには１１１が送られ、ターミナルＡ１．Ａ
２ 、・・・にはゲート開閉情報１０１）が送られる。
（４０枠の上にターミナルに送られる情報を示している
。第３図において１つのクロックパルス信号がＣＬＫに
送られるとバッファＢｌ、Ｂ３．・・・が開き、Ｂｌ
、ＢＳ 、・・・を通してＰＬＡにゲート開閉情報が送
られる。数個のクロックパルス信号によシ第４図中のゲ
ート開閉情報１（４υｆ）ｓ Ｐ Ｌ Ａに送り込まれ
所定の論理回路が構成される。第４図中、ゲート開閉情
報１（４υのつぎには、ゲート開閉情報１０Ｉ）によシ
生成された論理回路への人力データ１４邊が入力バスを
通して第３図のターミナルＡｏ、Ａｌ、・・に送られて
いる。ただし、ＡＯＫは１０１が送られている。１つの
クロックパルス信号がＣＬＫに送られると第３図中バッ
ファＢ２．Ｂ４゜・・・が開き、Ｂ２．Ｂ４．・・を通
してＰＬＡに入力データ１（４功が送られる。数個のク
ロックパルス信号により第４図中の入力データ１（４〕
がＰＬＡに送り込まれ論理演算が行なわれる。
。第３図において１つのクロックパルス信号がＣＬＫに
送られるとバッファＢｌ、Ｂ３．・・・が開き、Ｂｌ
、ＢＳ 、・・・を通してＰＬＡにゲート開閉情報が送
られる。数個のクロックパルス信号によシ第４図中のゲ
ート開閉情報１（４υｆ）ｓ Ｐ Ｌ Ａに送り込まれ
所定の論理回路が構成される。第４図中、ゲート開閉情
報１（４υのつぎには、ゲート開閉情報１０Ｉ）によシ
生成された論理回路への人力データ１４邊が入力バスを
通して第３図のターミナルＡｏ、Ａｌ、・・に送られて
いる。ただし、ＡＯＫは１０１が送られている。１つの
クロックパルス信号がＣＬＫに送られると第３図中バッ
ファＢ２．Ｂ４゜・・・が開き、Ｂ２．Ｂ４．・・を通
してＰＬＡに入力データ１（４功が送られる。数個のク
ロックパルス信号により第４図中の入力データ１（４〕
がＰＬＡに送り込まれ論理演算が行なわれる。
論理演算の結果はＭＰＸ７に送シ込まれ、出力パスが決
定され所望の出力パスに送り込まれる。
定され所望の出力パスに送り込まれる。
つぎに第３図中ターミナルＡＯ，ＡＩ、・・・には第４
図中のゲート開閉情報２（４３が送られゲート開閉情報
ＩＧυが書き換えられて新しい論理回路が上記の如く構
成される。さらに第４図中の入力データ２ ｆ４４）が
ＰＬＡに送り込まれ論理演算される。
図中のゲート開閉情報２（４３が送られゲート開閉情報
ＩＧυが書き換えられて新しい論理回路が上記の如く構
成される。さらに第４図中の入力データ２ ｆ４４）が
ＰＬＡに送り込まれ論理演算される。
このように作用する本発明装置によれば次のような種々
格々の利点がある。
格々の利点がある。
■制御情報を書き換えることによって所望の論理機能を
容易に構成し、また変更することができる０ ■論理回路（ハードウェア）をソフトウェア的に扱うこ
とができ、汎用性を高めることができる。
容易に構成し、また変更することができる０ ■論理回路（ハードウェア）をソフトウェア的に扱うこ
とができ、汎用性を高めることができる。
０本装置を同一半導体基板上に同時集積することも容易
であシ、一つの論理素子としての汎用性を高くすること
ができる。
であシ、一つの論理素子としての汎用性を高くすること
ができる。
■マイクロコンビーータに適用した場合、極めて良好な
効果を呈し、その汎用性を格段に向上させる。
効果を呈し、その汎用性を格段に向上させる。
■入力データと、制御情報を順次レジスタに書き込むこ
とによって、理論的に無限の論理回路を実現することも
可能であシ、また構成される論理回路の種類も制限を受
けない。、 ■ＰＬＡ６で論理演算された中間データに基づいて次に
構成する論理回路を設定することもでき、所謂分岐回路
を容易に構成することができる。
とによって、理論的に無限の論理回路を実現することも
可能であシ、また構成される論理回路の種類も制限を受
けない。、 ■ＰＬＡ６で論理演算された中間データに基づいて次に
構成する論理回路を設定することもでき、所謂分岐回路
を容易に構成することができる。
このように本発明装置は非常例汎用性が高く、所望の論
理機能を実現して種々の信号処理装置に広く適用するこ
とができる。
理機能を実現して種々の信号処理装置に広く適用するこ
とができる。
なお本発明は上記実施例に限定されるものではない。例
えばＰＬＡのマトリックス配列数や論理演算するビット
の構成は勿論のこと、メモリ部の記憶容量等は仕様に応
じたものであればよい。またレジスタ５に書き込まれた
制御情報をメモリのアドレス指定することによって所望
の制御情報を読み出すようにしてもよい。また装置の作
動タイミング制御手段も仕様に応じて設定されたもので
あればよい。このように本発明は、その要旨を逸脱しな
い範囲で種々変形して実施することができ、また種々の
装置に適用することができる。
えばＰＬＡのマトリックス配列数や論理演算するビット
の構成は勿論のこと、メモリ部の記憶容量等は仕様に応
じたものであればよい。またレジスタ５に書き込まれた
制御情報をメモリのアドレス指定することによって所望
の制御情報を読み出すようにしてもよい。また装置の作
動タイミング制御手段も仕様に応じて設定されたもので
あればよい。このように本発明は、その要旨を逸脱しな
い範囲で種々変形して実施することができ、また種々の
装置に適用することができる。
第１図はＰＬＡの要部を示す概略図、第２図、第３図及
び第４図は本発明装置の一実施例を示す概略図である。
び第４図は本発明装置の一実施例を示す概略図である。
図において、
１．２・・・信号線、３・・・ゲート回路、４・・・メ
モリセル、５・・・レジスタ、６・・・プログラマブル
論理アレイ。
モリセル、５・・・レジスタ、６・・・プログラマブル
論理アレイ。
７・・・マルチプレクサ。
第１図
１
第２図
Ｓｍ ５／
第３図
第４図
Claims (2)
- （１）マトリックス配列したゲートを、このゲートに対
応したメモリ素子配列の情報で開閉制御して所望の論理
機能を得るプログラマブル論理アレイと、このプログラ
マブル論理アレイと同一基板上に形成され上記プログラ
マブル論理アレイを介して論理演算された信号の出力バ
スラインを決定するマルチプレクサと、上記プログラマ
ブル論理アレイに入力する信号を格納する数個のレジス
タとを具備したことを特徴とする半導体論理回路装置。 - （２）＋甚＋÷千プログラマブル論理アレイに送り込ま
れる情報−ゲート開閉情報と入力データの入力を制御す
る装置を具備したことを特徴とする特許 置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056342A JPS60200620A (ja) | 1984-03-26 | 1984-03-26 | 半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056342A JPS60200620A (ja) | 1984-03-26 | 1984-03-26 | 半導体論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200620A true JPS60200620A (ja) | 1985-10-11 |
Family
ID=13024550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056342A Pending JPS60200620A (ja) | 1984-03-26 | 1984-03-26 | 半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200620A (ja) |
-
1984
- 1984-03-26 JP JP59056342A patent/JPS60200620A/ja active Pending
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