JPS60198828A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60198828A JPS60198828A JP5563184A JP5563184A JPS60198828A JP S60198828 A JPS60198828 A JP S60198828A JP 5563184 A JP5563184 A JP 5563184A JP 5563184 A JP5563184 A JP 5563184A JP S60198828 A JPS60198828 A JP S60198828A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置１．特に超高周波トランジスタの製
造方法に関するものである。
造方法に関するものである。
近来、半導体トランジスタは動作周波数がＸ帯（〜ｌ０
ＧＨ２）以上で所望の特性を満足することが曲−＋１／
七拍イ式イｌＡ７＋− このような超高周波帯で動作するトランジスタにおいて
は、ソース領域の接地を従来のポンディングワイヤによ
り取る方法では、接地インダクタンスが無視できなくな
シ、回路整合へ影響を与え、特性上問題があった。この
点の改善の為の従来の方法として、ソース領域よシチソ
プ側面に導体金属を設け、これを接地面と接続して、接
地を取っていた。しかしながら、この方法では、個々の
ベレットに分離した後、１個ずつ、例えば電解メッキに
よシ導体金属層を形成しておシ、工数の点又チップ内任
意の位置に接地領域を設けられないという設計上の融通
性に欠けていた。一方、別の改善方法として、チップ内
任意の位置で半導体基板に貫通孔を設け、該貫通孔の側
面に導体金属を被着せしめて接地を取る、所謂、バイア
ホール構造によりなされることが最近性なわれ、特にチ
ップの小形化を計シ、量産、低価化を目積したモノリシ
ック集積回路停にも適用されるに至っている。
ＧＨ２）以上で所望の特性を満足することが曲−＋１／
七拍イ式イｌＡ７＋− このような超高周波帯で動作するトランジスタにおいて
は、ソース領域の接地を従来のポンディングワイヤによ
り取る方法では、接地インダクタンスが無視できなくな
シ、回路整合へ影響を与え、特性上問題があった。この
点の改善の為の従来の方法として、ソース領域よシチソ
プ側面に導体金属を設け、これを接地面と接続して、接
地を取っていた。しかしながら、この方法では、個々の
ベレットに分離した後、１個ずつ、例えば電解メッキに
よシ導体金属層を形成しておシ、工数の点又チップ内任
意の位置に接地領域を設けられないという設計上の融通
性に欠けていた。一方、別の改善方法として、チップ内
任意の位置で半導体基板に貫通孔を設け、該貫通孔の側
面に導体金属を被着せしめて接地を取る、所謂、バイア
ホール構造によりなされることが最近性なわれ、特にチ
ップの小形化を計シ、量産、低価化を目積したモノリシ
ック集積回路停にも適用されるに至っている。
この様なバイアホール構造によシ接地を取る半導体装置
の従来の卯造方法は害際にはＩＥＥＥ ＥＤ誌１９７８
年１０月号に掲載されているり、 Ａ、 ＤＡＳＡＲＯ
らの論文によれば、第１図に示すように、ソース電１嵌
１′２、ゲート電１４１３、ドレイン１遅極１４力＼ら
なるトランジスタのソース電極１２に対向する半専体基
ｔｌｕＨ面に選択的にホトレジストマスク１３を形成し
く第１図（ａ））、硫酸士過酸化水素水＋水−＝−１；
ド３（体積化）のエツチング液を用いて、例えば基板厚
みが１５０μｍの場合には液温６０℃で２５分間エツチ
ングすることにより、基板１１核貫通子し１１ａを設け
（第１図（ｂ））、レジストマスク除去後、真空蒸着法
によシ金を数１ｏｏｏＡ、更に電解メッキにより、金１
６を２．５μｍ施し、ノ（イアホールを通して裏面とソ
ース領域を電気的に導通を取シ、ソより、パイプホール
を形成し、接地を取った半導体装置の製造方法では、エ
ツチング速度力１く、前従の様に１５０μｍの半導体基
板をエツチング゛するのに２５分という長時間を有して
いること、更には、サイドエツチング量が垂直方向と同
程度、即ち、エツチング断面の傾斜角が４５″となり、
ソース領域に到達するまでエツチングし貫通孔を設ける
ために、対向部面積は最低で８００μｍ角を必要とし、
チップの小形化の面での大きな欠１点となっていた。一
方Ａ、Ｐ、Ｌ誌１９８３年３月号に掲載されているＧｒ
ａｇ ＣＴｉ５ｏｎｅ らの論文によれば化学エツチン
グ時に、短波長光を基板に照射する事によシ、そのエツ
チング速度は波長に反比例して大きくなシ、又、光の強
度が強ければサイドエツチング量も少なく、例えばレー
ザ光の場合には１５０μｍの基板をエツチングするのに
２〜３分の短時間で、又そのエツチング断面形状もほぼ
垂直なものが得られる事が報告されている。
の従来の卯造方法は害際にはＩＥＥＥ ＥＤ誌１９７８
年１０月号に掲載されているり、 Ａ、 ＤＡＳＡＲＯ
らの論文によれば、第１図に示すように、ソース電１嵌
１′２、ゲート電１４１３、ドレイン１遅極１４力＼ら
なるトランジスタのソース電極１２に対向する半専体基
ｔｌｕＨ面に選択的にホトレジストマスク１３を形成し
く第１図（ａ））、硫酸士過酸化水素水＋水−＝−１；
ド３（体積化）のエツチング液を用いて、例えば基板厚
みが１５０μｍの場合には液温６０℃で２５分間エツチ
ングすることにより、基板１１核貫通子し１１ａを設け
（第１図（ｂ））、レジストマスク除去後、真空蒸着法
によシ金を数１ｏｏｏＡ、更に電解メッキにより、金１
６を２．５μｍ施し、ノ（イアホールを通して裏面とソ
ース領域を電気的に導通を取シ、ソより、パイプホール
を形成し、接地を取った半導体装置の製造方法では、エ
ツチング速度力１く、前従の様に１５０μｍの半導体基
板をエツチング゛するのに２５分という長時間を有して
いること、更には、サイドエツチング量が垂直方向と同
程度、即ち、エツチング断面の傾斜角が４５″となり、
ソース領域に到達するまでエツチングし貫通孔を設ける
ために、対向部面積は最低で８００μｍ角を必要とし、
チップの小形化の面での大きな欠１点となっていた。一
方Ａ、Ｐ、Ｌ誌１９８３年３月号に掲載されているＧｒ
ａｇ ＣＴｉ５ｏｎｅ らの論文によれば化学エツチン
グ時に、短波長光を基板に照射する事によシ、そのエツ
チング速度は波長に反比例して大きくなシ、又、光の強
度が強ければサイドエツチング量も少なく、例えばレー
ザ光の場合には１５０μｍの基板をエツチングするのに
２〜３分の短時間で、又そのエツチング断面形状もほぼ
垂直なものが得られる事が報告されている。
本発明は従来の、このようにバイアホー）Ｖ構造によシ
接地を取る半導体装置の製造方法において、半導体基板
のエツチングによシ貫通孔を形成するのに長時間を要す
ること、およびエツチング断面傾斜角が４ｒと緩やかな
ために、アース領域に大面積を必要とするという欠点を
解決した半導体装荷、特に、超高周波トランジスタの製
造方法を提供することにある。
接地を取る半導体装置の製造方法において、半導体基板
のエツチングによシ貫通孔を形成するのに長時間を要す
ること、およびエツチング断面傾斜角が４ｒと緩やかな
ために、アース領域に大面積を必要とするという欠点を
解決した半導体装荷、特に、超高周波トランジスタの製
造方法を提供することにある。
本発明は半導体トランジスタのソース領域を接地する工
程において、゛接地面から半導体を選択的にソース領域
に達するまで波長範囲２００〜３００ｎｍの深紫外光を
被エツチング基板に照射せしめてエツチングし貫通孔を
設ける工程と、金属膜をエツチング面に被着することに
よシンース領域を接地する工程とを行うことを特徴とす
る半導体装置の製造方法である。
程において、゛接地面から半導体を選択的にソース領域
に達するまで波長範囲２００〜３００ｎｍの深紫外光を
被エツチング基板に照射せしめてエツチングし貫通孔を
設ける工程と、金属膜をエツチング面に被着することに
よシンース領域を接地する工程とを行うことを特徴とす
る半導体装置の製造方法である。
以下、本発明の具体的実施例についてガリウム砒素（以
下、ＧａＡＳという）を用いたモノリシック増幅器を例
にとって、図面を参照して詳細に説明する。
下、ＧａＡＳという）を用いたモノリシック増幅器を例
にとって、図面を参照して詳細に説明する。
捷ず、ソース′ＩＴｆ極１２、ゲート電極１８、ドレイ
ン電極１４からなるＦＥＴおよび整合素子２２、げショ
ート用キャパシタ２３を設け、１５０μｍ厚と薄化した
該ＧａＡＳ基板を石英板２４に接着材２５で貼ｐ付け、
補強した後ＦＥＴソース領域およびキャパシタのアース
領域に対向するＧａＡｓ基板裏面に選択的にホトレジス
トマスク２６を両面目金せ露光機を用いて通常の写真蝕
刻法によシ形成する。次に、第２図（ｂ）のように該基
板をＨｚＳＯ＜ ＋ＨｚＯ！＋３ＨｚＯのエツチング液
中にて、６０℃でキセノンランプ２７ （ＦＸ−８８Ｃ
−３）のパルス駆動回路２８に入力電圧として２．５（
ＫＶ）を印加し、パルス輻４０ｐＳｅｃ、照射レートｌ
ｐｕｌｓｅ／ｓｅｃでパルス状に深紫外光２９を照射
しながら、ＧａＡｓ基板をアース領域に到達するまでエ
ツチングする。
ン電極１４からなるＦＥＴおよび整合素子２２、げショ
ート用キャパシタ２３を設け、１５０μｍ厚と薄化した
該ＧａＡＳ基板を石英板２４に接着材２５で貼ｐ付け、
補強した後ＦＥＴソース領域およびキャパシタのアース
領域に対向するＧａＡｓ基板裏面に選択的にホトレジス
トマスク２６を両面目金せ露光機を用いて通常の写真蝕
刻法によシ形成する。次に、第２図（ｂ）のように該基
板をＨｚＳＯ＜ ＋ＨｚＯ！＋３ＨｚＯのエツチング液
中にて、６０℃でキセノンランプ２７ （ＦＸ−８８Ｃ
−３）のパルス駆動回路２８に入力電圧として２．５（
ＫＶ）を印加し、パルス輻４０ｐＳｅｃ、照射レートｌ
ｐｕｌｓｅ／ｓｅｃでパルス状に深紫外光２９を照射
しながら、ＧａＡｓ基板をアース領域に到達するまでエ
ツチングする。
次に、ホトレジストマスク除去後、第２図（ｄに示すよ
うに、真空蒸着によシＡｕＧｅ Ｎ １−Ａｕ ３０を
被着し、更にＡｕ ８１を２．５μｍ厚メツキすること
によってＦおよび整合素子２２、即ショート用キャパシ
タ２３のアースをバイアホールを通して、裏面と接続す
る。
うに、真空蒸着によシＡｕＧｅ Ｎ １−Ａｕ ３０を
被着し、更にＡｕ ８１を２．５μｍ厚メツキすること
によってＦおよび整合素子２２、即ショート用キャパシ
タ２３のアースをバイアホールを通して、裏面と接続す
る。
以下、ウェハを石英板２４から取シ外し、チップ化する
ことにより、バイアホーμ構造のＧａＡｓモノリシック
増幅器（第２図（ｄ））が得られる。
ことにより、バイアホーμ構造のＧａＡｓモノリシック
増幅器（第２図（ｄ））が得られる。
本発明により得られた第２図に示すＧａＡｓモノリシッ
ク増幅器と従来のもの（前記文献及び第１図に示したも
の）とを、まず、エツチング速度を比較した結果を第８
図に示す。エツチング液はＨ＋ＳＯｔ ＋ Ｈ２ＳＯ１
＋ ３Ｈ２０であシ、液温は６０℃である。この図から
も本発明による方法が、従来法よりも約３倍エツチング
速度が大きく、例えば１５０μｍのＧａＡｓ基板をエツ
チング貫通し、バイアホー１ｖ渦造を形成するのに要す
る時間が２５分から８分に短縮される。次に、バイアホ
ール構造の断面形状を第４図（ａ）（ｂ）に比較して示
す。第４図（ａ）の従来のものがエツチング深さとオー
バーエツチング量が同程度、即ち孔１１ａのエツチング
傾斜角度が４５″′であるのに対して、本発明のものは
、オーバーエツチング量が１／１０．以下と少なく、従
って、例えば裏面のエツチング開孔２１ａの３０μｍ角
に対して、基板厚が１５０μｍの場合には対向するソー
ス領域は従来３３０μｍ角になるのに対して、本発明の
場合には８０μｍ角と大幅に所要面積の低減を図る事が
出来る。
ク増幅器と従来のもの（前記文献及び第１図に示したも
の）とを、まず、エツチング速度を比較した結果を第８
図に示す。エツチング液はＨ＋ＳＯｔ ＋ Ｈ２ＳＯ１
＋ ３Ｈ２０であシ、液温は６０℃である。この図から
も本発明による方法が、従来法よりも約３倍エツチング
速度が大きく、例えば１５０μｍのＧａＡｓ基板をエツ
チング貫通し、バイアホー１ｖ渦造を形成するのに要す
る時間が２５分から８分に短縮される。次に、バイアホ
ール構造の断面形状を第４図（ａ）（ｂ）に比較して示
す。第４図（ａ）の従来のものがエツチング深さとオー
バーエツチング量が同程度、即ち孔１１ａのエツチング
傾斜角度が４５″′であるのに対して、本発明のものは
、オーバーエツチング量が１／１０．以下と少なく、従
って、例えば裏面のエツチング開孔２１ａの３０μｍ角
に対して、基板厚が１５０μｍの場合には対向するソー
ス領域は従来３３０μｍ角になるのに対して、本発明の
場合には８０μｍ角と大幅に所要面積の低減を図る事が
出来る。
以上詳細に述べた通り、本発明によれば半導体トランジ
スタの接地を裏面からバイアホールを通して取る場合に
そのバイアホール構造の形成に所要する時間の短縮およ
びアース領域の所要面積を大幅に低減する事によるチッ
プサイズの小型化が図られ、トランジスタ製造上の歩留
シの向上および処理枚数の増加に伴ない、低価格化をは
かることができる効果を有するものである。
スタの接地を裏面からバイアホールを通して取る場合に
そのバイアホール構造の形成に所要する時間の短縮およ
びアース領域の所要面積を大幅に低減する事によるチッ
プサイズの小型化が図られ、トランジスタ製造上の歩留
シの向上および処理枚数の増加に伴ない、低価格化をは
かることができる効果を有するものである。
第１図（ａ）〜（Ｃ）は従来の半導体トランジスタの製
造方法を示すだめの図、第２図（ａ）〜（ｄ）は本発明
の半導体トランジスタの製造方法を示すだめの図、第３
図は本発明の効果を示すだめのエツチング速度を従来法
とを比較して示した図、第４図（ａ） 、 （ｂ）は本
発明の効果を示すだめのバイアホーμ断面形状を従来法
と比較して示した図である。 １１・・・半導体基板、１２・・・ソース電極、１３・
・・ゲート電ｉ、１４・・・ドレイン電極、１５．１６
・・・ホトレジストマスク、１６・・・金、２１・・・
ＧａＡｓ基板、２２・・・整合素子、２３・・・キャパ
シタ、２４・・・石英板、２５・・・接着材、２７・・
・キセノンランプ、２８・・・パルス駆動回路、２９・
・・深紫外光、３０− ＡｕＧｅＮｉ／Ａｕ 、 ８１
−メッキＡｕａ特許出願人 日本電気株式会社 第１図 （α） ｂ 第１図 （ｂ） 第２図（ｂ） 第３図 エッナンク゛時閾（ＩＴＬＵＷ）
造方法を示すだめの図、第２図（ａ）〜（ｄ）は本発明
の半導体トランジスタの製造方法を示すだめの図、第３
図は本発明の効果を示すだめのエツチング速度を従来法
とを比較して示した図、第４図（ａ） 、 （ｂ）は本
発明の効果を示すだめのバイアホーμ断面形状を従来法
と比較して示した図である。 １１・・・半導体基板、１２・・・ソース電極、１３・
・・ゲート電ｉ、１４・・・ドレイン電極、１５．１６
・・・ホトレジストマスク、１６・・・金、２１・・・
ＧａＡｓ基板、２２・・・整合素子、２３・・・キャパ
シタ、２４・・・石英板、２５・・・接着材、２７・・
・キセノンランプ、２８・・・パルス駆動回路、２９・
・・深紫外光、３０− ＡｕＧｅＮｉ／Ａｕ 、 ８１
−メッキＡｕａ特許出願人 日本電気株式会社 第１図 （α） ｂ 第１図 （ｂ） 第２図（ｂ） 第３図 エッナンク゛時閾（ＩＴＬＵＷ）
Claims (1)
- （１）半導体トランジスタの電極領域を接地する工程に
おいて、接地面から半導体を選択的に上記電極領域に達
するまで、波長範囲２００〜３’００ｎｍの深紫外光を
被エツチング基板に照射せしめてエツチングし貫通孔を
設ける工程と、金属膜をエツチング而に被着することに
より、上記電極領域を接地する工程とを行うことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5563184A JPS60198828A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5563184A JPS60198828A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198828A true JPS60198828A (ja) | 1985-10-08 |
Family
ID=13004130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5563184A Pending JPS60198828A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198828A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185378A (ja) * | 1986-02-10 | 1987-08-13 | Nec Corp | ＧａＡｓモノリシツク集積回路 |
| FR2645346A1 (fr) * | 1989-03-29 | 1990-10-05 | Mitsubishi Electric Corp | Dispositif semi-conducteur a trous de traversee d'interconnexion et son procede de fabrication |
| JP2004289032A (ja) * | 2003-03-25 | 2004-10-14 | Semiconductor Leading Edge Technologies Inc | 紫外光照射装置、エッチング装置、エッチング方法および半導体装置の製造方法 |
-
1984
- 1984-03-23 JP JP5563184A patent/JPS60198828A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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