JPS60192437A - 同期デ−タ伝送方式 - Google Patents
同期デ−タ伝送方式Info
- Publication number
- JPS60192437A JPS60192437A JP4831184A JP4831184A JPS60192437A JP S60192437 A JPS60192437 A JP S60192437A JP 4831184 A JP4831184 A JP 4831184A JP 4831184 A JP4831184 A JP 4831184A JP S60192437 A JPS60192437 A JP S60192437A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- stop
- shift register
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は同期データ伝送方式、特にディジタル網システ
ムに同期した同期データのデータ伝送に係り、固定ビッ
ト長の同期データを、固定ビット長のスタートビット／
ストップビットを付加した調歩形式データとして伝送す
る同期データ伝送方式に関するものである。
ムに同期した同期データのデータ伝送に係り、固定ビッ
ト長の同期データを、固定ビット長のスタートビット／
ストップビットを付加した調歩形式データとして伝送す
る同期データ伝送方式に関するものである。
（Ｂ）従来技術と問題点
例えば、６４Ｋｂｐｓの伝送速度を持つＰＣＭネットワ
ークにおし）ては、いわゆる６＋２エンベロープにより
、６ビツトのデータに、ＦビットおよびＳビットからな
る２ビツトのデータを付加した形で、同期データ伝送が
行われている。従って、実質的に意味を持つ速度は、４
８Ｋｂｐｓとなる。
ークにおし）ては、いわゆる６＋２エンベロープにより
、６ビツトのデータに、ＦビットおよびＳビットからな
る２ビツトのデータを付加した形で、同期データ伝送が
行われている。従って、実質的に意味を持つ速度は、４
８Ｋｂｐｓとなる。
この場合、データ端末の種々のスピードに対応して、ど
のように４８Ｋｂｐｓにマツチングさせるかが問題とな
る。
のように４８Ｋｂｐｓにマツチングさせるかが問題とな
る。
従来、例えば１２００ｂｐｓ、２４００ｂｐｓ４８００
ｂｐｓ、９６００ｂｐｓ等といった速度をもつデータ端
末の場合には、速度比が整数倍になつていることから、
同じデータを繰り返して送出することにより、マツチン
グがとられている。
ｂｐｓ、９６００ｂｐｓ等といった速度をもつデータ端
末の場合には、速度比が整数倍になつていることから、
同じデータを繰り返して送出することにより、マツチン
グがとられている。
しかし、上記従来の方式によれば、例えば端末の速度が
、１９．２Ｋｂ’ｐｓというような特殊な速度である場
合には、端数ができてしまうので、効率よく伝送するこ
とばでべなかった。
、１９．２Ｋｂ’ｐｓというような特殊な速度である場
合には、端数ができてしまうので、効率よく伝送するこ
とばでべなかった。
また、このような特殊なスピードの伝送をサポートしよ
うとすると、回路が一般に複雑になる傾向があった。
うとすると、回路が一般に複雑になる傾向があった。
（Ｃ，）発明の目的と構成
本発明は上記問題点の解決を図り、固定長の同期データ
を調歩形式でディジタル網内で伝送するに当たって、ス
タート／ストップビットを固定長化することにより、回
路の簡単化を図ると共に、６＋２工ンベロープ形式の５
４ Ｋ ｂ”ｐ ｓディジタル・チャネルで、１’９．
２Ｋｂ’ｐｓ等といった速度の同期データを容易に伝送
できる１名にすることを目的としている。そのため、本
発明の同期データ伝送方式は、交換機システムから供給
されるクロックに同期してデータ端末からの同期データ
をサンプルし、該同期データをエンベロープ形式の所定
の伝送速度をもつディジタル・チャネルに収容する同期
データ伝送方式において、上記サンプルされた固定ビッ
ト長の同期データを、１ビツトのスタートビットおよび
上記伝送速度と端末速度との関連によって定まる固定長
のストップビットを付加した調歩形式データとして構成
し、時間・ 変換を行って伝送することを特徴としてい
る。以下、図面を参照しつつ、実施例に従って説明する
。
を調歩形式でディジタル網内で伝送するに当たって、ス
タート／ストップビットを固定長化することにより、回
路の簡単化を図ると共に、６＋２工ンベロープ形式の５
４ Ｋ ｂ”ｐ ｓディジタル・チャネルで、１’９．
２Ｋｂ’ｐｓ等といった速度の同期データを容易に伝送
できる１名にすることを目的としている。そのため、本
発明の同期データ伝送方式は、交換機システムから供給
されるクロックに同期してデータ端末からの同期データ
をサンプルし、該同期データをエンベロープ形式の所定
の伝送速度をもつディジタル・チャネルに収容する同期
データ伝送方式において、上記サンプルされた固定ビッ
ト長の同期データを、１ビツトのスタートビットおよび
上記伝送速度と端末速度との関連によって定まる固定長
のストップビットを付加した調歩形式データとして構成
し、時間・ 変換を行って伝送することを特徴としてい
る。以下、図面を参照しつつ、実施例に従って説明する
。
（Ｄ）発明の実施例
第１図および第２図は本発明の詳細な説明するためのタ
イムチャート、第３図および第４図は本発明の各実施例
概要構成、第５図は本発明の一実施例回路図、第６図は
第５図図示回路に供給するクロックの説明図を示す。
イムチャート、第３図および第４図は本発明の各実施例
概要構成、第５図は本発明の一実施例回路図、第６図は
第５図図示回路に供給するクロックの説明図を示す。
端末速度が、例えば１９．２Ｋｂｐｓである同期データ
を、６＋２工ンベロープ形式に変換して６４Ｋｂｐ ｓ
でＰＣＭネットワークに送出するとき、本発明の場合、
例えば第１図図示タイムチャートの如く処理される。
を、６＋２工ンベロープ形式に変換して６４Ｋｂｐ ｓ
でＰＣＭネットワークに送出するとき、本発明の場合、
例えば第１図図示タイムチャートの如く処理される。
６＋２工ンヘロープ形式においては、データを構成する
ビットを６ビツト単位にして、その前後を同期用のＦビ
ットと、発呼・切断の情報とじて用いるＳビットとによ
って挟み、伝送するようにされる。従って、６４Ｋｂｐ
ｓのうち、実質的なデータの転送速度は、上記制御用の
２ビツトを除いた４８Ｋｂｐｓとなる。この４８ Ｋ
ｂ ｐ ’ｓの速度が、例えば９６００ｂｐｓ等のよう
に、端末速度で割り切れる場合には、上述の如く端末か
らのデータを、何回か繰り返して、時間のマツチングを
とることができる。しかし、端末速度が１９゜２Ｋｂｐ
ｓであると、４８Ｋｂｐｓは、１９．２Ｋｂｐｓの２．
５倍の速度であり、端数がでるため、マツチングがとれ
ないこととなる。
ビットを６ビツト単位にして、その前後を同期用のＦビ
ットと、発呼・切断の情報とじて用いるＳビットとによ
って挟み、伝送するようにされる。従って、６４Ｋｂｐ
ｓのうち、実質的なデータの転送速度は、上記制御用の
２ビツトを除いた４８Ｋｂｐｓとなる。この４８ Ｋ
ｂ ｐ ’ｓの速度が、例えば９６００ｂｐｓ等のよう
に、端末速度で割り切れる場合には、上述の如く端末か
らのデータを、何回か繰り返して、時間のマツチングを
とることができる。しかし、端末速度が１９゜２Ｋｂｐ
ｓであると、４８Ｋｂｐｓは、１９．２Ｋｂｐｓの２．
５倍の速度であり、端数がでるため、マツチングがとれ
ないこととなる。
そこで本発明では、４８Ｋｂｐｓのデータを、ｌビット
のスタートビットＳＴと、固定長のストップビットＥと
を付加して、調歩形式データとして構成し伝送する。４
８Ｋｂｐｓと１９．２Ｋｂｐｓとの速度比は、１０：４
の関係にある。従って、４−８’ Ｋ ｂ ｐ ｓの１
０ビツトが、１９．２Ｋｂｐｓの端末データの４ビツト
に対応すればよい。
のスタートビットＳＴと、固定長のストップビットＥと
を付加して、調歩形式データとして構成し伝送する。４
８Ｋｂｐｓと１９．２Ｋｂｐｓとの速度比は、１０：４
の関係にある。従って、４−８’ Ｋ ｂ ｐ ｓの１
０ビツトが、１９．２Ｋｂｐｓの端末データの４ビツト
に対応すればよい。
そのため、１０ビットのうち、４ビツトを端末データ用
に割り当てて、１ビツトのスタートビットＳＴと５ビツ
トのストップビットＥとを付加する。
に割り当てて、１ビツトのスタートビットＳＴと５ビツ
トのストップビットＥとを付加する。
こうして調歩形式データに変換した後、６ビツト単位で
、２ビツトの制御データＦ−３と共にエンベロープを作
成すれば、６’４Ｋｂｐｓの所望の伝送信号が得られる
ことになる。
、２ビツトの制御データＦ−３と共にエンベロープを作
成すれば、６’４Ｋｂｐｓの所望の伝送信号が得られる
ことになる。
第２図は、端末速度が１４．４Ｋｂｐｓである場合の例
を示している。この場合には、４８Ｋｂｐｓと１４．４
に’ｂｐｓとは、１０：３の速度比であるため、端末デ
ータの３ビツトに対して、１ビツトのスタートビットと
、６ビツトのストップビットとを付加して、調歩形式デ
ータとしている。
を示している。この場合には、４８Ｋｂｐｓと１４．４
に’ｂｐｓとは、１０：３の速度比であるため、端末デ
ータの３ビツトに対して、１ビツトのスタートビットと
、６ビツトのストップビットとを付加して、調歩形式デ
ータとしている。
もちろん、端末データの速度が、他の場合であっても、
端末データから各々抽出するビット長と、ストップビッ
トの長さでもって調節することにより、同様に変換する
ことができる。
端末データから各々抽出するビット長と、ストップビッ
トの長さでもって調節することにより、同様に変換する
ことができる。
第１図に示したデータ変換は、第３図図示回路によって
行われる。図中、１−１および１−２はシフトレジスタ
、２−１および２−２はプリセット付シフトレジスタを
表す。
行われる。図中、１−１および１−２はシフトレジスタ
、２−１および２−２はプリセット付シフトレジスタを
表す。
端末から１９．２Ｋｂｐｓで送出されてくるデ−夕は、
シフトレジスタ１−１に蓄えられ、４ビット単位で、プ
リセット付シフトレジスタ２−１に移される。そして、
ビット値が“０°である１ビツトのスタートビットと、
ビット値が“１″である５ビツトのストップビットとが
付加され、４８にサイクルのクロックに同期して、シフ
トレジスタ１−２に移される。これにプリセット付シフ
トレジスタ２−２によって、ＦビットおよびＳビットを
付加して、エンベロープを構成し、６４Ｋｂｐｓで送出
する。
シフトレジスタ１−１に蓄えられ、４ビット単位で、プ
リセット付シフトレジスタ２−１に移される。そして、
ビット値が“０°である１ビツトのスタートビットと、
ビット値が“１″である５ビツトのストップビットとが
付加され、４８にサイクルのクロックに同期して、シフ
トレジスタ１−２に移される。これにプリセット付シフ
トレジスタ２−２によって、ＦビットおよびＳビットを
付加して、エンベロープを構成し、６４Ｋｂｐｓで送出
する。
第４図は、第２図に示したデータ変換を行う回路を示し
ており、端末からのデータを１４．４にサイクルのクロ
ックで受けること、および３ビツトの入力データに対し
て、６ビツトの固定長ストップビットを付加することを
除いては、第３図の場合と同様である。即ち、スタート
／ストップビットを付加した１０ビツトのデータのうち
、３ビツトを入力データに割付け、シフトするクロック
を１４．４にサイクルにすることにより、１４゜４Ｋｂ
ｐｓの同期データについても、６４ＫｂｐｓＰＣＭチャ
ネルに収容できることとなる。
ており、端末からのデータを１４．４にサイクルのクロ
ックで受けること、および３ビツトの入力データに対し
て、６ビツトの固定長ストップビットを付加することを
除いては、第３図の場合と同様である。即ち、スタート
／ストップビットを付加した１０ビツトのデータのうち
、３ビツトを入力データに割付け、シフトするクロック
を１４．４にサイクルにすることにより、１４゜４Ｋｂ
ｐｓの同期データについても、６４ＫｂｐｓＰＣＭチャ
ネルに収容できることとなる。
第５図は、第３図図示回路のさらに詳細な回路図を示し
ており、特に第５図（イ）はフォーマ・７ト組立部、第
５図（ロ）はフォーマット分解部を示している。図中の
符号１−１．１−２．２＝１゜２−２は第３図に対応し
、１−３および１−４はシフトレジスタ、２−３および
２−４はプリセ・ノド付シフトレジスタ、３−１および
３−２は固定パターン発生器、４−１および４−２はレ
ジスタ、５は同期検出器、ＣＬＫ−１ないしＣＬＫ−５
はクロック信号を表す。
ており、特に第５図（イ）はフォーマ・７ト組立部、第
５図（ロ）はフォーマット分解部を示している。図中の
符号１−１．１−２．２＝１゜２−２は第３図に対応し
、１−３および１−４はシフトレジスタ、２−３および
２−４はプリセ・ノド付シフトレジスタ、３−１および
３−２は固定パターン発生器、４−１および４−２はレ
ジスタ、５は同期検出器、ＣＬＫ−１ないしＣＬＫ−５
はクロック信号を表す。
本実施例回路に関連するクロック信号ｃＬＫ−１〜ＣＬ
Ｋ−５のタイミングは、第６図図示の如くなっている。
Ｋ−５のタイミングは、第６図図示の如くなっている。
端末からの１９．２Ｋｂｐｓのデータは、ＣＬＫ−１に
同期して、シフトレジスタ１−１に蓄えられる。蓄積さ
れたデータは、ＣＬＫ−２により、４ビツト毎にプリセ
ント付シフトレジスタ２−１に移し換えられる。プリセ
ット付シフトレジスタ２−１には、同時に固定パターン
発生器１−１．３−２より、スタートビットとストップ
ビット、計６ビツトの調歩同期用固定パターンが与えら
れる。
同期して、シフトレジスタ１−１に蓄えられる。蓄積さ
れたデータは、ＣＬＫ−２により、４ビツト毎にプリセ
ント付シフトレジスタ２−１に移し換えられる。プリセ
ット付シフトレジスタ２−１には、同時に固定パターン
発生器１−１．３−２より、スタートビットとストップ
ビット、計６ビツトの調歩同期用固定パターンが与えら
れる。
プリセット付シフトレジスタ２−１に移し換えられた１
０ビツトのデータは、ＣＬＫ−３により、公知の手段に
よって時間変換されて、出力される。
０ビツトのデータは、ＣＬＫ−３により、公知の手段に
よって時間変換されて、出力される。
プリセット付シフトレジスタ２−１からのデータは、Ｃ
ＬＫ−３に同期して、シフトレジスター−２に蓄えられ
、ＣＬＫ−４によ′す、６ビツト毎にプリセット付シフ
トレジスタ２−２移送される。
ＬＫ−３に同期して、シフトレジスター−２に蓄えられ
、ＣＬＫ−４によ′す、６ビツト毎にプリセット付シフ
トレジスタ２−２移送される。
プリセット付シフトレジスタ２−２において、Ｆビット
およびＳビットの制御データが付加され、 −ＣＬＫ−
５により時間変換されて、６４Ｋｂｐ ｓＰＣＭＰＣＭ
ネットワークされる。
およびＳビットの制御データが付加され、 −ＣＬＫ−
５により時間変換されて、６４Ｋｂｐ ｓＰＣＭＰＣＭ
ネットワークされる。
一方、ＰＣＭネットワークからの６４Ｋｂｐｓのデータ
は、第５図（ロ）図示シフトレジスター−３に蓄えられ
、公知の手段によりフレーム同期された８ビツトのデー
タが蓄積される毎に、制御データを除く６ビツトのデー
タが、ＣＬＫ−４により、プリセット付シフトレジスタ
２−３に移し換えられる。
は、第５図（ロ）図示シフトレジスター−３に蓄えられ
、公知の手段によりフレーム同期された８ビツトのデー
タが蓄積される毎に、制御データを除く６ビツトのデー
タが、ＣＬＫ−４により、プリセット付シフトレジスタ
２−３に移し換えられる。
プリセット付シフトレジスタ２−３内のデータは、ＣＬ
Ｋ−３により出力され、データはシフトレジスタ１−４
および同期検出器５に送られる。
Ｋ−３により出力され、データはシフトレジスタ１−４
および同期検出器５に送られる。
同期検出器５では、ビット列の中から、公知の手段によ
りスタートビットを検出する。スタートビットが検出さ
れた時刻に同期したクロック信号ＣＬＫ−２により、シ
フトレジスタ１−４内のデータのうち、スタート／スト
ップビットを除く４ビツトのデータが、プリセント付シ
フトレジスタ２−４に移し換えられる。そしてプリセッ
ト付シフトレジスタ２−４内のデータは、ＣＬＫ−１に
より、元のデータに復元される。
りスタートビットを検出する。スタートビットが検出さ
れた時刻に同期したクロック信号ＣＬＫ−２により、シ
フトレジスタ１−４内のデータのうち、スタート／スト
ップビットを除く４ビツトのデータが、プリセント付シ
フトレジスタ２−４に移し換えられる。そしてプリセッ
ト付シフトレジスタ２−４内のデータは、ＣＬＫ−１に
より、元のデータに復元される。
（Ｅ）発明の詳細
な説明した如く、本発明によれば、スタート／ストップ
ビットを固定長化した調歩形式を用いているため゛、比
較的簡単な回路で、固定長の同期データをディジタル網
内において伝送することが可能になる。また、例えば６
＋２工ンベロープ形式６４Ｋｂｐ ｓディジタル・チャ
ネルで、１９゜２Ｋｂｐｓというような特殊な速度をも
つ同期デ０ −タを容品に伝送できるようになる。
ビットを固定長化した調歩形式を用いているため゛、比
較的簡単な回路で、固定長の同期データをディジタル網
内において伝送することが可能になる。また、例えば６
＋２工ンベロープ形式６４Ｋｂｐ ｓディジタル・チャ
ネルで、１９゜２Ｋｂｐｓというような特殊な速度をも
つ同期デ０ −タを容品に伝送できるようになる。
第１図および第２図は本発明の詳細な説明するためのタ
イムチャート、第３図および第４図は本発明の各実施例
概要構成、第５図は本発明の一実施例回路図、第６図は
第５図図示回路に供給するクロックの説明図を示す。 図中、１−１ないし１−４はシフトレジスタ、２−１な
いし２−４はプリセット付シフトレジスタ、３−１およ
び３−２は固定パターン発生器、４−１および４−２は
レジスタ、５は同期検出器を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） １
イムチャート、第３図および第４図は本発明の各実施例
概要構成、第５図は本発明の一実施例回路図、第６図は
第５図図示回路に供給するクロックの説明図を示す。 図中、１−１ないし１−４はシフトレジスタ、２−１な
いし２−４はプリセット付シフトレジスタ、３−１およ
び３−２は固定パターン発生器、４−１および４−２は
レジスタ、５は同期検出器を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） １
Claims (1)
- 交換機システムから供給されるクロックに同期してデー
タ端末からの同期データをサンプルし、該同期データを
エンベロープ形式の所定の伝送速度をもつディジタル・
チャネルに収容する同期データ伝送方式において、上記
サンプルされた固定ビット長の同期データを、１ビツト
のスタートビットおよび上記伝送速度と端末速度との関
連によって定まる固定長のストップビットを付加した調
歩形式データとして構成し、時間変換を行って伝送する
ことを特徴とする同期データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4831184A JPS60192437A (ja) | 1984-03-14 | 1984-03-14 | 同期デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4831184A JPS60192437A (ja) | 1984-03-14 | 1984-03-14 | 同期デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192437A true JPS60192437A (ja) | 1985-09-30 |
Family
ID=12799868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4831184A Pending JPS60192437A (ja) | 1984-03-14 | 1984-03-14 | 同期デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192437A (ja) |
-
1984
- 1984-03-14 JP JP4831184A patent/JPS60192437A/ja active Pending
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