JPS6018898A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6018898A JPS6018898A JP58125833A JP12583383A JPS6018898A JP S6018898 A JPS6018898 A JP S6018898A JP 58125833 A JP58125833 A JP 58125833A JP 12583383 A JP12583383 A JP 12583383A JP S6018898 A JPS6018898 A JP S6018898A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory
- memory section
- state
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバックアップ電源によりメモリ部内の記憶情報
の不揮発化を行なう半導体メモリ装置に関シ、特にバッ
クアップ電源による記憶保持状態から外部供給電源によ
るメモリアクセス可能状態に移る際に、メモリ部内の記
憶情報を内容チェックするようにした半導体メモリ装置
に関するものである。
の不揮発化を行なう半導体メモリ装置に関シ、特にバッ
クアップ電源による記憶保持状態から外部供給電源によ
るメモリアクセス可能状態に移る際に、メモリ部内の記
憶情報を内容チェックするようにした半導体メモリ装置
に関するものである。
電池又は大容量コンデンサからなる電源を記憶情報の不
揮発化用バックアップ電源として備え、αび（相補型金
属酸化物半導体）メモリを情報不揮発性メモリとして比
較的小規模のシステムで使用している。半導体技術の進
歩によシ、情報保持時の消費電力が非常に少なく、かつ
大容量のメモリ素子が出現し、急速にその応用範囲が拡
っている。
揮発化用バックアップ電源として備え、αび（相補型金
属酸化物半導体）メモリを情報不揮発性メモリとして比
較的小規模のシステムで使用している。半導体技術の進
歩によシ、情報保持時の消費電力が非常に少なく、かつ
大容量のメモリ素子が出現し、急速にその応用範囲が拡
っている。
通常の半導体ランダムアクセスメモリ装置は電源を切断
した時、情報が揮発することを前提に使用されており、
電源投入時にメモリ内容の初期化（ゼロクリア、エラー
訂正コードの初期化等）を行っている。
した時、情報が揮発することを前提に使用されており、
電源投入時にメモリ内容の初期化（ゼロクリア、エラー
訂正コードの初期化等）を行っている。
半導体メモリ装置を不揮発性メモリ装置とじて使用する
場合、外部供給電源がオフになった時、電池等のバック
アップ電源に切換えると共にメモリ素子を記憶保持モー
ドとし、消費電力を抑え、メモリ素子の記憶情報の不揮
発化を行なうように構成される。
場合、外部供給電源がオフになった時、電池等のバック
アップ電源に切換えると共にメモリ素子を記憶保持モー
ドとし、消費電力を抑え、メモリ素子の記憶情報の不揮
発化を行なうように構成される。
ところで、記憶保持モード時の半導体メモリの記憶情報
はアルファ線等の放射線により直接破壊されたり、静電
気雑音等により誤動作が起き破壊される可能性がある。
はアルファ線等の放射線により直接破壊されたり、静電
気雑音等により誤動作が起き破壊される可能性がある。
更にはバックアップ電源自体の故障により記憶情報が破
壊される可能性がある。
壊される可能性がある。
記憶情報の破壊された状態が、メモリ装置にアクセスが
入来した時点で初めて検出されるということは、実時間
性及び高信頼性を要求されるシステムにおいては重大な
欠陥になる。
入来した時点で初めて検出されるということは、実時間
性及び高信頼性を要求されるシステムにおいては重大な
欠陥になる。
そこで、本発明は外部供給電源が投入された時点、すな
わち、バックアップ電源による記憶保持状態から外部供
給電源によるメモリアクセス可能状態に移る際に、記憶
情報の不揮発性を検査し、さらに誤りがあった場合は訂
正することにより、従来の半導体不揮発メモリ装置の欠
点を除去し、高信頼性の半導体メモリ装置を提供するも
のである。
わち、バックアップ電源による記憶保持状態から外部供
給電源によるメモリアクセス可能状態に移る際に、記憶
情報の不揮発性を検査し、さらに誤りがあった場合は訂
正することにより、従来の半導体不揮発メモリ装置の欠
点を除去し、高信頼性の半導体メモリ装置を提供するも
のである。
すなわち、本発明は外部供給電源とバックアップ電源を
併用し、外部供給電源からバックアップ電源に切替つだ
ときに、該バックアップ電源より記憶保持電流を供給し
、メモリ部内に記憶された情報の不揮発化を行なう半導
体メモリ装置において、前記メモリ部にアドレス信号を
入力するアドレスカウンタと、再び外部供給電源に切替
って記憶保持状態からメモリアクセス可能状態に移る際
に、該外部供給電源より出力される電源確立信号に基づ
き前記アドレスカウンタを動作させ、メモリ部の記憶情
報を読み出させる主制御回路と、メモリ部より読出され
た記憶情報に誤りがあるかどうかの内容チェックを行な
う内容チェック回路とを備えだことを特徴とする半導体
メモリ装置である。
併用し、外部供給電源からバックアップ電源に切替つだ
ときに、該バックアップ電源より記憶保持電流を供給し
、メモリ部内に記憶された情報の不揮発化を行なう半導
体メモリ装置において、前記メモリ部にアドレス信号を
入力するアドレスカウンタと、再び外部供給電源に切替
って記憶保持状態からメモリアクセス可能状態に移る際
に、該外部供給電源より出力される電源確立信号に基づ
き前記アドレスカウンタを動作させ、メモリ部の記憶情
報を読み出させる主制御回路と、メモリ部より読出され
た記憶情報に誤りがあるかどうかの内容チェックを行な
う内容チェック回路とを備えだことを特徴とする半導体
メモリ装置である。
次に図面を参照して本発明の実施例について説明する。
第１図は本発明の一実施例を示すブロック図である。本
装置の外部とのインタフェースはデータ信号９、アドレ
ス信号１０、制御信号１１及び入力電流１２である。
装置の外部とのインタフェースはデータ信号９、アドレ
ス信号１０、制御信号１１及び入力電流１２である。
データ信号９はメモリ部１及びパリティ発生回路２に入
力され、またパリティ発生回路２の出力はメモリ部１に
入力される。３はメモリ部１より読出された記憶情報に
誤りがあるかどうかの内容チェックを行なう内容チェッ
ク回路として動作するパリティチェック回路で、該パリ
ティチェック回路３にはパリティビットを含めたメモリ
部１の読出しデータが入力され、またメモリ部１の出力
は装置外部に送出される。
力され、またパリティ発生回路２の出力はメモリ部１に
入力される。３はメモリ部１より読出された記憶情報に
誤りがあるかどうかの内容チェックを行なう内容チェッ
ク回路として動作するパリティチェック回路で、該パリ
ティチェック回路３にはパリティビットを含めたメモリ
部１の読出しデータが入力され、またメモリ部１の出力
は装置外部に送出される。
装置外部からのアドレス信号１０とアドレスカウンタ４
の出力はメモリ部１のアドレス入力となる。
の出力はメモリ部１のアドレス入力となる。
主制御回路５には外部インタフェースの制御信号１１及
びパリティチェック回路３からの信号が入力し、該主制
御回路５はアドレスカウンタ４及びメモリ部１に信号を
出力する。
びパリティチェック回路３からの信号が入力し、該主制
御回路５はアドレスカウンタ４及びメモリ部１に信号を
出力する。
外部から供給される入力電流１２は装置内の電源部６に
入力し、外部供給電源としての電源部６の出力は装置各
部（メモリ部１への供給は後述する）に供給される。電
源部６と、バックアップ電源としての電池７とからの電
流は電流切換えスイッチ８によりいずれかが選択され、
メモリ部１に供給される。電源部６からは電源確定信号
が切換スイッチ８及び主制御回路５に供給される。
入力し、外部供給電源としての電源部６の出力は装置各
部（メモリ部１への供給は後述する）に供給される。電
源部６と、バックアップ電源としての電池７とからの電
流は電流切換えスイッチ８によりいずれかが選択され、
メモリ部１に供給される。電源部６からは電源確定信号
が切換スイッチ８及び主制御回路５に供給される。
本装置は外部より入力電流１２が供給され、外部とのア
クセスが可能な状態と、外部からの入力電流１２の供給
が断たれ、装置内のバックアップ電源７により記憶情報
保持の動作のみを実行する状態とに切替わる。
クセスが可能な状態と、外部からの入力電流１２の供給
が断たれ、装置内のバックアップ電源７により記憶情報
保持の動作のみを実行する状態とに切替わる。
アクセス可能状態における書込動作においては、外部よ
り書込データ、アドレス情報及び書込み命令がそれぞれ
データ信号９、アドレス信号１０、制御信号１１として
外部よシ受信され、書込データはパリティを付加した後
、メモリ部１に書込まれる。
り書込データ、アドレス情報及び書込み命令がそれぞれ
データ信号９、アドレス信号１０、制御信号１１として
外部よシ受信され、書込データはパリティを付加した後
、メモリ部１に書込まれる。
アクセス可能状態の読出しにおいてはアドレス情報と読
出し命令がそれぞれアドレス信号１０と制御信号１１と
して受信され、その信号に従いメモリ部１より所望のデ
ータ及びパリティピットを読出し、パリティチェック回
路３でパリティ検査を行ない、誤りがない場合はそのま
ま読出しデータを外部に送出し、誤りがある場合は外部
にパリティエラー発生を報告する。
出し命令がそれぞれアドレス信号１０と制御信号１１と
して受信され、その信号に従いメモリ部１より所望のデ
ータ及びパリティピットを読出し、パリティチェック回
路３でパリティ検査を行ない、誤りがない場合はそのま
ま読出しデータを外部に送出し、誤りがある場合は外部
にパリティエラー発生を報告する。
外部からの電流供給が断たれた場合は、メモリ部１には
バックアップ電源としての電池７から電流が供給され、
メモリ部１内の記憶情報の揮発化が防止される。再び外
部からの電源供給が回復されると、メモリ部１への電流
はバックアップ用電池７から電源部６の出力に切り換わ
り、他の回路にも該電源部６より電流が供給され、電気
的にアクセス可能な状態となる。
バックアップ電源としての電池７から電流が供給され、
メモリ部１内の記憶情報の揮発化が防止される。再び外
部からの電源供給が回復されると、メモリ部１への電流
はバックアップ用電池７から電源部６の出力に切り換わ
り、他の回路にも該電源部６より電流が供給され、電気
的にアクセス可能な状態となる。
本発明ではこの状態切換え時にメモリ部１の記憶情報を
検査する。すなわち、電源部６から電源確定信号が発せ
られると、主制御回路５はアドレスカウンタ４を初期値
に設定し、しかる後順次アドレスをカウントアツプし、
メモリ部１の記憶情報を読み出さぜる。データ読出しと
同時にパリティ検査回路３で内容チェックを行なう。メ
モリ部より読出された記憶情報に誤りがない場合は全メ
モリ内容の検査が終了した時点で本装置を外部からのア
クセス可能状態とする。
検査する。すなわち、電源部６から電源確定信号が発せ
られると、主制御回路５はアドレスカウンタ４を初期値
に設定し、しかる後順次アドレスをカウントアツプし、
メモリ部１の記憶情報を読み出さぜる。データ読出しと
同時にパリティ検査回路３で内容チェックを行なう。メ
モリ部より読出された記憶情報に誤りがない場合は全メ
モリ内容の検査が終了した時点で本装置を外部からのア
クセス可能状態とする。
データに誤りがあった場合はメモリ部１内の記憶情報が
破壊されたものとし、主制御回路５は装置外に警告情報
を発する。
破壊されたものとし、主制御回路５は装置外に警告情報
を発する。
第２図は本発明の第２の実施例を示すブロック図である
。第１の実施例はメモリ部１より読出された記憶情報の
パリティ検査により内容チェックを行なうようにしたが
、第２の実施例では訂正可能なエラーは訂正処理を実行
した上で、記憶情報の内容チェックを行なうようにした
ものである。
。第１の実施例はメモリ部１より読出された記憶情報の
パリティ検査により内容チェックを行なうようにしたが
、第２の実施例では訂正可能なエラーは訂正処理を実行
した上で、記憶情報の内容チェックを行なうようにした
ものである。
第１図と第２図の異る点は以下のとおりである。
すなわち、データ信号９は検査コード生成回路１３で生
成された検査コードと共にメモリ部１に入力される。メ
モリ部１の出力信号（データ及び検査コード）はエラー
検査回路１４に入力され、エラー検査回路１４からの出
力（シンドロームビット）はメモリ部１の出力と共にエ
ラー訂正回路１５に入力される。エラー訂正回路１５の
出力は入出力データ信号９に接続される。エラー検査回
路１４からの検査結果情報は主制御回路５に入力される
。ここで、エラー検査回路１４、エラー訂正回路１５に
より内容チェック回路が構成される。
成された検査コードと共にメモリ部１に入力される。メ
モリ部１の出力信号（データ及び検査コード）はエラー
検査回路１４に入力され、エラー検査回路１４からの出
力（シンドロームビット）はメモリ部１の出力と共にエ
ラー訂正回路１５に入力される。エラー訂正回路１５の
出力は入出力データ信号９に接続される。エラー検査回
路１４からの検査結果情報は主制御回路５に入力される
。ここで、エラー検査回路１４、エラー訂正回路１５に
より内容チェック回路が構成される。
外部からの書込要求に対しては書込データに対する検査
コードを検査コード生成回路１３で生成し、検査コード
及び書込データをメモリ部１に書込む。
コードを検査コード生成回路１３で生成し、検査コード
及び書込データをメモリ部１に書込む。
外部からの読出要求に対してはメモリ部１から読出した
データをエラー検査回路１４で検査し、エラーがない場
合はそのまま外部に送出し、また訂正可能なエラーが発
生した場合はエラー訂正回路１５で読出しデータの訂正
を行ない、外部に読出しデータを送出する。エラー訂正
不能の場合はその警告情報を外部に送出する。
データをエラー検査回路１４で検査し、エラーがない場
合はそのまま外部に送出し、また訂正可能なエラーが発
生した場合はエラー訂正回路１５で読出しデータの訂正
を行ない、外部に読出しデータを送出する。エラー訂正
不能の場合はその警告情報を外部に送出する。
バックアップ電池７から外部供給電源に切替った場合、
本実施例ではメモリ部の記憶情報の検査とともに訂正可
能なエラーは訂正する処理を実行する。すなわち、電源
部６から電源確定信号が発せられると、主制御回路５は
アドレスカウンタ４を初期値に設定し、しかる後順次ア
ドレスをカウントアツプしメモリ部１の記憶情報を読み
出させる。エラー検査回路１４で読出しデータに誤りを
発見し、そのエラーが訂正可能であれば、エラー検査回
路１４のシンドロームビットに従ってエラー訂正回路１
５で読出しデータを訂正し、訂正されたデータに対する
検査コードを検査コード生成回路１３で生成し、訂正さ
れたデータと共にメモリ部１に書込む。読出しデータの
誤りが訂正不能であるならば、主制御回路５は警告情報
を外部に発する。
本実施例ではメモリ部の記憶情報の検査とともに訂正可
能なエラーは訂正する処理を実行する。すなわち、電源
部６から電源確定信号が発せられると、主制御回路５は
アドレスカウンタ４を初期値に設定し、しかる後順次ア
ドレスをカウントアツプしメモリ部１の記憶情報を読み
出させる。エラー検査回路１４で読出しデータに誤りを
発見し、そのエラーが訂正可能であれば、エラー検査回
路１４のシンドロームビットに従ってエラー訂正回路１
５で読出しデータを訂正し、訂正されたデータに対する
検査コードを検査コード生成回路１３で生成し、訂正さ
れたデータと共にメモリ部１に書込む。読出しデータの
誤りが訂正不能であるならば、主制御回路５は警告情報
を外部に発する。
全メモリ内容の検査を実行し、訂正不能の誤りがない場
合は本装置を外部からのアクセス可能状態とする。
合は本装置を外部からのアクセス可能状態とする。
以」＝２つの実施例について動作を説明したが、記憶情
報の破壊が検出され、警告情報を発した場合は、外部Ｉ
Ｏ機器より内容を再ロードするか、高信頼性及び実時間
性を要求されるシステムで、本メモリ装置が二重化され
ている場合は相手側のメモリ装置の記憶情報を転送する
処理等の動作を実行する。
報の破壊が検出され、警告情報を発した場合は、外部Ｉ
Ｏ機器より内容を再ロードするか、高信頼性及び実時間
性を要求されるシステムで、本メモリ装置が二重化され
ている場合は相手側のメモリ装置の記憶情報を転送する
処理等の動作を実行する。
また以」二の説明では記憶保持内容の検査を全記憶領域
に渡って実施するよう記述したが、記憶情報の一部を検
査し、メモリの全体的破壊のみを検査するようにしても
良い。
に渡って実施するよう記述したが、記憶情報の一部を検
査し、メモリの全体的破壊のみを検査するようにしても
良い。
本発明は以上説明したように、バックアップ電源により
不揮発化を行なう半導体メモリ装置において、記憶保持
状態から外部アクセス可能状態に移る際に、記憶情報を
検査、または検査、訂正するようにしたので、半導体不
揮発メモリ装置の信頼性を向」二できる効果がある。
不揮発化を行なう半導体メモリ装置において、記憶保持
状態から外部アクセス可能状態に移る際に、記憶情報を
検査、または検査、訂正するようにしたので、半導体不
揮発メモリ装置の信頼性を向」二できる効果がある。
第１図、第２図は本発明の実施例を示すブロック図であ
る。
る。
Claims (1)
- （１）外部供給電源とバックアップ電源とを併用し、外
部供給電源からバックアップ電源に切替わったときに、
該バックアップ電源より記憶保持電流を供給し、メモリ
部内に記憶された情報の不揮発化を行なう半導体メモリ
装置において、前記メモリ部にアドレス信号を大刀する
アドレスカウンタと、再び外部供給電源に切替って記憶
保持状態から１、メモリアクセス可能状態に移る際に、
該外部供給電源より出力される電源確立信号に基づき前
記アドレスカウンタを動作させ、メモリ部の記憶情報を
読み出させる主制御回路と、メモリ部よシ読出された記
憶情報に誤りがあるかどうかの内容チェックを行なう内
容チェック回路とを備えたことを特徴とする半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125833A JPS6018898A (ja) | 1983-07-11 | 1983-07-11 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125833A JPS6018898A (ja) | 1983-07-11 | 1983-07-11 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018898A true JPS6018898A (ja) | 1985-01-30 |
Family
ID=14920062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125833A Pending JPS6018898A (ja) | 1983-07-11 | 1983-07-11 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018898A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249158A (ja) * | 1985-04-26 | 1986-11-06 | Seiko Epson Corp | 携帯用情報機器 |
| JPH04131950A (ja) * | 1990-09-25 | 1992-05-06 | Matsushita Electric Ind Co Ltd | 不揮発性メモリー制御回路 |
| JPH0627942A (ja) * | 1993-04-15 | 1994-02-04 | Kawai Musical Instr Mfg Co Ltd | 電子楽器及びその電源投入時処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891539A (ja) * | 1981-11-26 | 1983-05-31 | Sony Corp | 光学式信号記録方式 |
-
1983
- 1983-07-11 JP JP58125833A patent/JPS6018898A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891539A (ja) * | 1981-11-26 | 1983-05-31 | Sony Corp | 光学式信号記録方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249158A (ja) * | 1985-04-26 | 1986-11-06 | Seiko Epson Corp | 携帯用情報機器 |
| JPH04131950A (ja) * | 1990-09-25 | 1992-05-06 | Matsushita Electric Ind Co Ltd | 不揮発性メモリー制御回路 |
| JPH0627942A (ja) * | 1993-04-15 | 1994-02-04 | Kawai Musical Instr Mfg Co Ltd | 電子楽器及びその電源投入時処理方法 |
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