JPS60175152A - 浮動小数点加速プロセツサの自己試験のための方法及び装置 - Google Patents
浮動小数点加速プロセツサの自己試験のための方法及び装置Info
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- JPS60175152A JPS60175152A JP59234840A JP23484084A JPS60175152A JP S60175152 A JPS60175152 A JP S60175152A JP 59234840 A JP59234840 A JP 59234840A JP 23484084 A JP23484084 A JP 23484084A JP S60175152 A JPS60175152 A JP S60175152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、一般に、デジタルデータプロセソシングシス
テムに関し、特に、データプロセッシングシステム内の
プロセッサ要素のオンライン試験に関する。更に詳細に
は、本発明は、データプロセッシングシステムの浮動小
数点加速部にお４Ｊるプロセッサ要素の診断試験に関す
る。この試験は、システムの応答又は実行時間を損なう
ことなしに、実行され、実質」二、システムにコストを
付加しない。本発明は、試験がランしている間に他に使
用され°ζいないようなシステムソースを使用する。
テムに関し、特に、データプロセッシングシステム内の
プロセッサ要素のオンライン試験に関する。更に詳細に
は、本発明は、データプロセッシングシステムの浮動小
数点加速部にお４Ｊるプロセッサ要素の診断試験に関す
る。この試験は、システムの応答又は実行時間を損なう
ことなしに、実行され、実質」二、システムにコストを
付加しない。本発明は、試験がランしている間に他に使
用され°ζいないようなシステムソースを使用する。
更に、生のデータは、データに依存した誤りの検出を促
進するために、試験シーケンスオペランドを与えるよう
に使用される。
進するために、試験シーケンスオペランドを与えるよう
に使用される。
［従来の技術、発明が解決しようとする問題点−１デジ
タルデータブロセソシングシステムは、一般に、３つの
基本要素、すなわち、メモリ要素、インプット／アウト
プット要素、及びプロセッサ要素を含み、これら全ての
要素は、１又はそれ以上のバスにより接続されている。
タルデータブロセソシングシステムは、一般に、３つの
基本要素、すなわち、メモリ要素、インプット／アウト
プット要素、及びプロセッサ要素を含み、これら全ての
要素は、１又はそれ以上のバスにより接続されている。
メモリ要素は、′？Ｆレス可能な記憶位置にデータを記
憶する。このデータは、オペランドと、オペランドの処
理のだめのオペレーションと、の両者を含む。プロセッ
サ要素により、データは、メモリ要素に伝送され、ある
いは、メモリ要素から取り出され、プロセッサ要素は、
人力されたデータをオペレーションあるいはオペランド
として解釈し、オペレーションに従って、オペランドを
処理する。演算結果は、それから、メモリ要素内のアド
レスされた位置に記憶される。インプット／アウトプッ
ト要素ば、また、データをシステト内に伝送し及び処理
されたデータをシステムから得るために、メモリ要素及
びプロセッサ要素と結合している。インプット／アウト
プット要素は、標準的に、プロセッサ要素によりインプ
ラ１−／アウトプント要素に与えられた制御情報に従っ
”ζ、作動する。インプット／アウトプット要素は、例
えば、プリンタ、テレタイプライタ、又はキーボード、
及びビデオディスプレイ端末でもよく、また、ディスク
ドライブ又はテープドライブのような２次的なデータ記
憶装置でもよい。
憶する。このデータは、オペランドと、オペランドの処
理のだめのオペレーションと、の両者を含む。プロセッ
サ要素により、データは、メモリ要素に伝送され、ある
いは、メモリ要素から取り出され、プロセッサ要素は、
人力されたデータをオペレーションあるいはオペランド
として解釈し、オペレーションに従って、オペランドを
処理する。演算結果は、それから、メモリ要素内のアド
レスされた位置に記憶される。インプット／アウトプッ
ト要素ば、また、データをシステト内に伝送し及び処理
されたデータをシステムから得るために、メモリ要素及
びプロセッサ要素と結合している。インプット／アウト
プット要素は、標準的に、プロセッサ要素によりインプ
ラ１−／アウトプント要素に与えられた制御情報に従っ
”ζ、作動する。インプット／アウトプット要素は、例
えば、プリンタ、テレタイプライタ、又はキーボード、
及びビデオディスプレイ端末でもよく、また、ディスク
ドライブ又はテープドライブのような２次的なデータ記
憶装置でもよい。
データプロセッシング（ずなわらコンピュータ）システ
ムは、・しばしば、このシステムが実行するように設計
された各種のオペレーション及びタスクを実行し又は管
理する多くのプロセッサ要素を利用する。例えば、分離
したプロセッサ要素は、ときどき、周辺装置を制御し他
の分離−できるタスクを実行するために、インプット／
アウトプットオペレーションを実行するように、設けら
れている。更に、実際のデータプロセッシング機能は、
また、この」二に、多くのプロセッサの間で分けられる
ごともできる。ときどき、特定タイプのプロセッサ要素
は、浮動小数点加速器とよばれ、浮動小数点演算計算を
実行するために設けられている。
ムは、・しばしば、このシステムが実行するように設計
された各種のオペレーション及びタスクを実行し又は管
理する多くのプロセッサ要素を利用する。例えば、分離
したプロセッサ要素は、ときどき、周辺装置を制御し他
の分離−できるタスクを実行するために、インプット／
アウトプットオペレーションを実行するように、設けら
れている。更に、実際のデータプロセッシング機能は、
また、この」二に、多くのプロセッサの間で分けられる
ごともできる。ときどき、特定タイプのプロセッサ要素
は、浮動小数点加速器とよばれ、浮動小数点演算計算を
実行するために設けられている。
浮動小数点加速器は、特に、浮動小数点計算が実行され
得るところのスピードを速めるように、設計される。浮
動小数点オペレーションが実行されるときに、このオペ
レーションは、他のプロセソザ内よりもむしろ、浮動小
数点加速器内又はこれにより、実行される。
得るところのスピードを速めるように、設計される。浮
動小数点オペレーションが実行されるときに、このオペ
レーションは、他のプロセソザ内よりもむしろ、浮動小
数点加速器内又はこれにより、実行される。
データプロセッシングシステムのユーザ及び設計者は、
非常に信顛的で正確なオペレーションを要求する。この
ために、誤り検出及び訂正メカニズムは、現在のデータ
プロセッシングシステムのどこでも設りられている。し
かしながら、このようなメカニズ１１は、一般に、誤り
であるが論理的に破１１′！されていないデータを検出
しあるいは訂正することができない。このような特性を
有するデータが生じ得る１つの個所とし°Ｃは、演算オ
ペレーション、特に、浮動小数点オペレーションの実行
においてである。この理由のために、正しい結果が生じ
る数値範囲内に結果が確実になるようにこのようなオペ
レーションの結果をチェックするだめのいくつかのステ
ップを、浮動小数点オペレーションを使用するプログラ
ム内に、コンピュータプログラマが組み立てることは、
長い間、データプロセッシング産業の習慣であった。こ
のように、手取り給料が１週あたり３００〜５００ドル
の既定範囲内になるように予想されるところの工場労働
者の給料支払計算プログラムにおいて、ブｌコグラムに
は、前述の５００ドルのようなあるあらかじめセントさ
れた範囲以上に給料支払゛チェックが書かれないことを
確実にするために、計算をチェックする命令が与えられ
るかもしれない。もらろん、給料支払ブ１」ダラムによ
り使用されるインプットデータは、また、全てのパラメ
ータが予想範囲内の値をもつことを確かめるために同様
にチェックされ得る（例えば、労働者が、不可１ｍな２
００時間労働週の配置に対して支払われないことを確実
にし一ζ）。ひとたび浮動小数点誤りが生じたときに検
出されると、診断測定器は、それから、誤りを解析しそ
の原因を見い出すために、使用されねばならない。もし
、原因が断続的又は′“ソフトの”故障であるならば、
この原因は、見い出すのが困ｔｔｔであるかもしれない
。
非常に信顛的で正確なオペレーションを要求する。この
ために、誤り検出及び訂正メカニズムは、現在のデータ
プロセッシングシステムのどこでも設りられている。し
かしながら、このようなメカニズ１１は、一般に、誤り
であるが論理的に破１１′！されていないデータを検出
しあるいは訂正することができない。このような特性を
有するデータが生じ得る１つの個所とし°Ｃは、演算オ
ペレーション、特に、浮動小数点オペレーションの実行
においてである。この理由のために、正しい結果が生じ
る数値範囲内に結果が確実になるようにこのようなオペ
レーションの結果をチェックするだめのいくつかのステ
ップを、浮動小数点オペレーションを使用するプログラ
ム内に、コンピュータプログラマが組み立てることは、
長い間、データプロセッシング産業の習慣であった。こ
のように、手取り給料が１週あたり３００〜５００ドル
の既定範囲内になるように予想されるところの工場労働
者の給料支払計算プログラムにおいて、ブｌコグラムに
は、前述の５００ドルのようなあるあらかじめセントさ
れた範囲以上に給料支払゛チェックが書かれないことを
確実にするために、計算をチェックする命令が与えられ
るかもしれない。もらろん、給料支払ブ１」ダラムによ
り使用されるインプットデータは、また、全てのパラメ
ータが予想範囲内の値をもつことを確かめるために同様
にチェックされ得る（例えば、労働者が、不可１ｍな２
００時間労働週の配置に対して支払われないことを確実
にし一ζ）。ひとたび浮動小数点誤りが生じたときに検
出されると、診断測定器は、それから、誤りを解析しそ
の原因を見い出すために、使用されねばならない。もし
、原因が断続的又は′“ソフトの”故障であるならば、
この原因は、見い出すのが困ｔｔｔであるかもしれない
。
タイムシェアリングシステムに使用でき浮動小数点オペ
レーションを確かめる他のアプローチとしては、全時間
にわたって浮動小数点診断オペレーションのシーケンス
をランさせるまさにそれを行うタスクを、システム“ユ
ーザー”に割り当てることである。しかしながら、効果
的には、この技術においては、−ＩＮに、実際の結果が
予想結果と比較され得るように、このようなオペレーシ
ョンが知られたデータによって実行されることが必要と
される。い（つかの誤りはデータに依存しているかもし
れず、しかしながら、この場合には、もしオペランドデ
ータが時々変わらない限り、選択された試験はこのよう
な誤りを検出できない。
レーションを確かめる他のアプローチとしては、全時間
にわたって浮動小数点診断オペレーションのシーケンス
をランさせるまさにそれを行うタスクを、システム“ユ
ーザー”に割り当てることである。しかしながら、効果
的には、この技術においては、−ＩＮに、実際の結果が
予想結果と比較され得るように、このようなオペレーシ
ョンが知られたデータによって実行されることが必要と
される。い（つかの誤りはデータに依存しているかもし
れず、しかしながら、この場合には、もしオペランドデ
ータが時々変わらない限り、選択された試験はこのよう
な誤りを検出できない。
更に、多くの誤った浮動小数点オペレーションは、故障
が浮動小数点加速器で生じる時と、故障を検出できる次
の診断オペレーションがランされる時と、の間で実行さ
れるかもしれない。なるほど、システムをオペレートす
るオーバヘッド（間接費）を有意義に増加させないため
に、他のユーザの応答時間を低下させないために、診断
オペレーションが、システムのプし２セツザ要素を小部
分の時間だけ占めることは、必要であり、そのように意
図されている。しかし、これにより、浮動小数点プロセ
ッサの故障は、診断により検出される以前に、誤った結
果を確実に生じるかもしれない。
が浮動小数点加速器で生じる時と、故障を検出できる次
の診断オペレーションがランされる時と、の間で実行さ
れるかもしれない。なるほど、システムをオペレートす
るオーバヘッド（間接費）を有意義に増加させないため
に、他のユーザの応答時間を低下させないために、診断
オペレーションが、システムのプし２セツザ要素を小部
分の時間だけ占めることは、必要であり、そのように意
図されている。しかし、これにより、浮動小数点プロセ
ッサの故障は、診断により検出される以前に、誤った結
果を確実に生じるかもしれない。
［問題点を解決するだめの手段、作用１従来技術のこれ
らの及″び他の制限は、本発明により処理され、本発明
は、適切なマルチプロセッサシステムにおいて、浮動小
数点加速プロセッサ要素あるいは他のプロセッサ要素を
連続的に試験するメカニズムを与える。この発明は、シ
ステムの応答時間を低下させず、わずかな限界コストを
４＝Ｊ加し、プログラマには十分にすぐにわかる。
らの及″び他の制限は、本発明により処理され、本発明
は、適切なマルチプロセッサシステムにおいて、浮動小
数点加速プロセッサ要素あるいは他のプロセッサ要素を
連続的に試験するメカニズムを与える。この発明は、シ
ステムの応答時間を低下させず、わずかな限界コストを
４＝Ｊ加し、プログラマには十分にすぐにわかる。
本発明によれば、命令実行プロセッサ（ＥＵ）及び浮動
事故点加速プロセソザ（Ｅ Ｐ Ａ Ｐ）のような少な
くとも２つのプロセッサは、他の装置（例えば、命令及
びオペランド取り出し要素）によりバスに配置される同
一の情報を同時に受け取るように、コモンインプットバ
スに並列に接続され”ζいる。バス上の情報は、実行さ
れるオペレーションのための命令オペレーションコード
（ずなわち“オシコード″）、及びオペランドデータ、
ごれらのオペレーションの実行に使用される可変情報を
含むバイトのように、既定フォーマントにパッケージさ
れる。命令実行プロセッサ及び浮動小数点加速プロセッ
サの両者は、オシコードを復号化する。ＥＬＪが、ＥＵ
により実行されるオペレーションを示すオシコードを復
号化するときには、Ｅ ｔＪは、そのオペレーションを
実行する。ｌ’ １１＾Ｐが、ＦＰ Ａ ｌ）により実
行されるオペレージシンを明記するときにオシコードを
復号化するときには、Ｆ、ＰＡＰは、そのオペレーショ
ンを実行する。標準的には、ＦＰＡＰは、Ｅｌの命令サ
イクル間に、命令実行責任を有さない。それゆえ、本発
明によれば、ＦＰＡＰが、ＥＵにより実行されるオペレ
ーションのためのオシコードを復号化するときに、ＦＰ
ＡＰは、ＥＵが動作している間の残っている空き時間の
代わりに、診断オペレーションを実行する。
事故点加速プロセソザ（Ｅ Ｐ Ａ Ｐ）のような少な
くとも２つのプロセッサは、他の装置（例えば、命令及
びオペランド取り出し要素）によりバスに配置される同
一の情報を同時に受け取るように、コモンインプットバ
スに並列に接続され”ζいる。バス上の情報は、実行さ
れるオペレーションのための命令オペレーションコード
（ずなわち“オシコード″）、及びオペランドデータ、
ごれらのオペレーションの実行に使用される可変情報を
含むバイトのように、既定フォーマントにパッケージさ
れる。命令実行プロセッサ及び浮動小数点加速プロセッ
サの両者は、オシコードを復号化する。ＥＬＪが、ＥＵ
により実行されるオペレーションを示すオシコードを復
号化するときには、Ｅ ｔＪは、そのオペレーションを
実行する。ｌ’ １１＾Ｐが、ＦＰ Ａ ｌ）により実
行されるオペレージシンを明記するときにオシコードを
復号化するときには、Ｆ、ＰＡＰは、そのオペレーショ
ンを実行する。標準的には、ＦＰＡＰは、Ｅｌの命令サ
イクル間に、命令実行責任を有さない。それゆえ、本発
明によれば、ＦＰＡＰが、ＥＵにより実行されるオペレ
ーションのためのオシコードを復号化するときに、ＦＰ
ＡＰは、ＥＵが動作している間の残っている空き時間の
代わりに、診断オペレーションを実行する。
ＦＰ Ａ Ｉ）は、多数の利用可能な診断オペレーショ
ンの中から各側で実行する特定の診断オペレーションを
選択する。診断オペレーションの選択は、ＥＬＩにより
実行されるオペレーションに依存する。
ンの中から各側で実行する特定の診断オペレーションを
選択する。診断オペレーションの選択は、ＥＬＩにより
実行されるオペレーションに依存する。
システムの全ての実行率を低下させないようにするだめ
に、診断オペレーションは、その実行時間がＥＵにより
実行されるオペレーションの実行時間に適合するように
、選択される。すなわち、診断オペレーションは、ＥＵ
がそのオペレーションの実行を終了する以前にＦ Ｐ
Ａ Ｉ）がオペレーションを終了するように、選択され
る。システム設計者は、ＥＵオペレーション実行時間、
ＦＰＡＰ診断オペレーション実行時間のプライオリ（ｐ
ｒｉｏｒｉ）。
に、診断オペレーションは、その実行時間がＥＵにより
実行されるオペレーションの実行時間に適合するように
、選択される。すなわち、診断オペレーションは、ＥＵ
がそのオペレーションの実行を終了する以前にＦ Ｐ
Ａ Ｉ）がオペレーションを終了するように、選択され
る。システム設計者は、ＥＵオペレーション実行時間、
ＦＰＡＰ診断オペレーション実行時間のプライオリ（ｐ
ｒｉｏｒｉ）。
知識をもたねばならず、この結果を達成するために、Ｅ
ＵオペレーションをＦＰＡＰ診断オペレーションに写さ
ねばならない。従って、ＥＵオペレーション（あるいは
命令オシコード）とＦＰＡＰ診断オペレーションとの間
の実際の対応は、設計選択の事項であり、本発明の特徴
を制限するものではない。
ＵオペレーションをＦＰＡＰ診断オペレーションに写さ
ねばならない。従って、ＥＵオペレーション（あるいは
命令オシコード）とＦＰＡＰ診断オペレーションとの間
の実際の対応は、設計選択の事項であり、本発明の特徴
を制限するものではない。
Ｆ’ Ｐ Ａ Ｐ ハ、命令（オペレーション）バスに
よるオシコードと同様にオペランドデータを受けるので
、オペランドデータは、試験信号にランダム性の度合を
加えるように、多くの診断オペレージジンにより使用さ
れる。これにより、０又は１の固定値により介入された
ビットにより生じる誤りのような、ピッＩ・値に依存す
る誤りを検出することが可能である。このように使用さ
れるオペランドデータは、ＥＵのために標準的に定めら
れたオペランドを構成し得ることが気づかれるべきであ
る。これらのオペランドは、浮動小数点であるようにな
ゲＣいないが、半れらは、あたかも事実浮動小数点であ
るかのように、ＦＰＡＰにより解明されることができ、
浮動小数点と同じものの診断オペレーションにおいて、
使用され得る。１又はそれ以上の追加の変数は、書き込
みバスを介してＥＬＪから、あるいは、一般的目的記録
器から、ｆｊ）られることができる。
よるオシコードと同様にオペランドデータを受けるので
、オペランドデータは、試験信号にランダム性の度合を
加えるように、多くの診断オペレージジンにより使用さ
れる。これにより、０又は１の固定値により介入された
ビットにより生じる誤りのような、ピッＩ・値に依存す
る誤りを検出することが可能である。このように使用さ
れるオペランドデータは、ＥＵのために標準的に定めら
れたオペランドを構成し得ることが気づかれるべきであ
る。これらのオペランドは、浮動小数点であるようにな
ゲＣいないが、半れらは、あたかも事実浮動小数点であ
るかのように、ＦＰＡＰにより解明されることができ、
浮動小数点と同じものの診断オペレーションにおいて、
使用され得る。１又はそれ以上の追加の変数は、書き込
みバスを介してＥＬＪから、あるいは、一般的目的記録
器から、ｆｊ）られることができる。
このように、Ｆ １）ＡＰのデータバス及び制御ロジッ
クの両者は、全ての非浮動小数点オペレーションの実行
の間に、チェックされ、このようにして、ＦＰＡＰ故障
の急速な検出を許し、続いて、（多くの場合に）、信軌
できないアウトプット情報の生じる機会を与えられる以
前に、システムは、故障したＦＰＡＰを無能力にさせる
。
クの両者は、全ての非浮動小数点オペレーションの実行
の間に、チェックされ、このようにして、ＦＰＡＰ故障
の急速な検出を許し、続いて、（多くの場合に）、信軌
できないアウトプット情報の生じる機会を与えられる以
前に、システムは、故障したＦＰＡＰを無能力にさせる
。
Ｆｌ）Ａｒ）自己診断ルーチンがここで述べられるよう
に実行され、誤り状態が生じあるいはそれゆえ検出され
ると、ＦＰ Ａ Ｐ誤り信号が生じる。
に実行され、誤り状態が生じあるいはそれゆえ検出され
ると、ＦＰ Ａ Ｐ誤り信号が生じる。
Ｆｌ） Ａ Ｐ誤り信号は、ＥＵがそれの処理に利用で
きるまで、］” Ｉ） Ａ Ｐ内にランチされ、これは
、Ｆ ｌ） Ａ Ｉ）が次の浮動小数点オペレーション
を処理する１間の間である。誤り発生時にランされる診
断シーケンスの識別、診断オペレージワンにより使用さ
れるオペランドデータ、及び、浮動小数点プロセツサに
より生じる誤り結果のような、他の保持データは、また
、記憶され得る。次の浮動小数点オペレーションが実行
されている間に、誤りは、Ｅ ｔＪに報告され、ＥＵは
、決定できる限り、少なくとも含まれたモジュールを識
別して、誤り状態の原因を決定する。もし、誤りの原因
が、“次の”浮動小数点オペレーションが正しく実行さ
れないようなものであるならば、そのオペレーションは
、なされ得ない。あるいは、もし、誤りの原因が、次の
オペレーションの完全性から隔離され、次のオペレーシ
ョンの完全性に影響を与えないならば、そのオペレーシ
ョンは、相続され得る。
きるまで、］” Ｉ） Ａ Ｐ内にランチされ、これは
、Ｆ ｌ） Ａ Ｉ）が次の浮動小数点オペレーション
を処理する１間の間である。誤り発生時にランされる診
断シーケンスの識別、診断オペレージワンにより使用さ
れるオペランドデータ、及び、浮動小数点プロセツサに
より生じる誤り結果のような、他の保持データは、また
、記憶され得る。次の浮動小数点オペレーションが実行
されている間に、誤りは、Ｅ ｔＪに報告され、ＥＵは
、決定できる限り、少なくとも含まれたモジュールを識
別して、誤り状態の原因を決定する。もし、誤りの原因
が、“次の”浮動小数点オペレーションが正しく実行さ
れないようなものであるならば、そのオペレーションは
、なされ得ない。あるいは、もし、誤りの原因が、次の
オペレーションの完全性から隔離され、次のオペレーシ
ョンの完全性に影響を与えないならば、そのオペレーシ
ョンは、相続され得る。
更に、“ハックグラウンド”において、！疑似オペラン
ドデータ及び一定にランする診断試験を使用するごとに
よって、長期間にわたって、代わりに利用される普通の
従来技術のアプローチであって実行される診断試験より
も、多くの診１！Ｊｉ試験がＦＰＡＰで実行される。
ドデータ及び一定にランする診断試験を使用するごとに
よって、長期間にわたって、代わりに利用される普通の
従来技術のアプローチであって実行される診断試験より
も、多くの診１！Ｊｉ試験がＦＰＡＰで実行される。
本発明は、また、一時的な誤りを設計誤りから区別する
のを促進しており、ＦＰ Ａ Ｐの設計の試験において
、有用である。すなわち、Ｆ １） Ａ Ｐ診断手順の
結果、誤りが検出されると、誤りは、システマチックに
生じる問題も映し出しているか否かを決定するように、
解析され得る。これを行う１つの方法としζは、同様の
設計による第２のシステムに、同一のオペランドデータ
により、同一の診断手順をランさせることである。もし
、同一・の誤りが生じるならば、その原因は、ある一時
的な状態よりもむしろ、設計の欠陥であるとｔ１１定さ
れ得る。
のを促進しており、ＦＰ Ａ Ｐの設計の試験において
、有用である。すなわち、Ｆ １） Ａ Ｐ診断手順の
結果、誤りが検出されると、誤りは、システマチックに
生じる問題も映し出しているか否かを決定するように、
解析され得る。これを行う１つの方法としζは、同様の
設計による第２のシステムに、同一のオペランドデータ
により、同一の診断手順をランさせることである。もし
、同一・の誤りが生じるならば、その原因は、ある一時
的な状態よりもむしろ、設計の欠陥であるとｔ１１定さ
れ得る。
本発明は、添（（Ｊクレームにおいて、詳細に示される
。本発明の前記及び他の目的及び効果は、添付図面とと
もにとられた次の記載を参照するごとにより、よりよく
理解され得る。
。本発明の前記及び他の目的及び効果は、添付図面とと
もにとられた次の記載を参照するごとにより、よりよく
理解され得る。
「実施例」
第１図に例示されているように、本発明のデータブ１コ
セツシングシステムの基本要素は、セントラルブ１：１
セソサユニソＬ （ＣＰＵ）１０、メモリユニット１１
、及びインプット／アウトプット要素１２を含む。ＣＰ
Ｕｌ０は、メモリユニット１１のアドレス可能な記憶位
置に記憶された命令を実行する。命令は、オペランドに
基づいて実行されるべきオペレーションを識別し、この
オペランドも、メモリユニットのアドレス可能な位置に
記憶されている。命令及びオペランドは、必要時に、Ｃ
ＰＵによって取り出され、処理されたデータは、メモリ
ユニットにもどされる。ＣＰＵｌ０は、また、制御情報
をインプット／アウトプット要素内のユニットに伝送し
、該ユニットが、データをメモリユニット１１に伝送し
あるいはデータをメモリユニット１１から検索するとい
うような選択されたオペレーションを実行できるように
する。このようなデータとしては、メモリユニットに伝
送され得る命令、オペランド、あるいは、記憶装置又は
ディスプレイのためのメモリから検索される処理された
データであってもよい。
セツシングシステムの基本要素は、セントラルブ１：１
セソサユニソＬ （ＣＰＵ）１０、メモリユニット１１
、及びインプット／アウトプット要素１２を含む。ＣＰ
Ｕｌ０は、メモリユニット１１のアドレス可能な記憶位
置に記憶された命令を実行する。命令は、オペランドに
基づいて実行されるべきオペレーションを識別し、この
オペランドも、メモリユニットのアドレス可能な位置に
記憶されている。命令及びオペランドは、必要時に、Ｃ
ＰＵによって取り出され、処理されたデータは、メモリ
ユニットにもどされる。ＣＰＵｌ０は、また、制御情報
をインプット／アウトプット要素内のユニットに伝送し
、該ユニットが、データをメモリユニット１１に伝送し
あるいはデータをメモリユニット１１から検索するとい
うような選択されたオペレーションを実行できるように
する。このようなデータとしては、メモリユニットに伝
送され得る命令、オペランド、あるいは、記憶装置又は
ディスプレイのためのメモリから検索される処理された
データであってもよい。
オペレータのコンソールＩ３ば、オペレータのインター
フェースとして作用する。これにより、オペレータは、
データを試験し保存でき、セントラルプロセソザユニッ
ト１０のオペレーションを停止でき、あるいは、命令の
系列を通してセントラルプロセッザユニットをステップ
でき、そして、それに応答してプロセッサの応答を決定
できる。
フェースとして作用する。これにより、オペレータは、
データを試験し保存でき、セントラルプロセソザユニッ
ト１０のオペレーションを停止でき、あるいは、命令の
系列を通してセントラルプロセッザユニットをステップ
でき、そして、それに応答してプロセッサの応答を決定
できる。
また、これにより、オペレータば、ブートストラップ手
順を通してシステムを初期化でき、全体のデータプロセ
ッシングシステムに基づき各種の診断テストを実行でき
る。
順を通してシステムを初期化でき、全体のデータプロセ
ッシングシステムに基づき各種の診断テストを実行でき
る。
セン１〜ラルプロセソザユニット１０は、符号１４で示
されたいくつかのバスを通して、メモリユニット１１に
接続される。特に、セントラルプＩＩセッザユニット１
０は、直接、メモリコントローラ１５に接続され、メモ
リコントローラ１５は、更に、アレーバス１７によって
複数のアレー１６に接続している。１つの特定の実施例
において、メモリコンｌ−＋：ｒ−ラは、また、聞れメ
モリ （ｒ、ａ ｃ ｈ ｅｍｅｍｏｒｙ）をもってい
る。メモリコントローラ１５は、従来のように、隠れメ
モリあるいはアレー１６からアドレスされた位置の内容
を検索する回路、及び情報をその中に記憶する回路、を
含む。隠れメモリは、よく知られた技術であり、これ以
−１−１述べない。
されたいくつかのバスを通して、メモリユニット１１に
接続される。特に、セントラルプＩＩセッザユニット１
０は、直接、メモリコントローラ１５に接続され、メモ
リコントローラ１５は、更に、アレーバス１７によって
複数のアレー１６に接続している。１つの特定の実施例
において、メモリコンｌ−＋：ｒ−ラは、また、聞れメ
モリ （ｒ、ａ ｃ ｈ ｅｍｅｍｏｒｙ）をもってい
る。メモリコントローラ１５は、従来のように、隠れメ
モリあるいはアレー１６からアドレスされた位置の内容
を検索する回路、及び情報をその中に記憶する回路、を
含む。隠れメモリは、よく知られた技術であり、これ以
−１−１述べない。
データプロセッシングシステムは、いくつかの型のイン
プット／アウトプットユニットを含むことができ、これ
らは、ディスク及びチー１２次的記ｔ！２要素、テレタ
イプライタ、キーボード及びビデオディスプレイ端末、
及び同様のものを含む。
プット／アウトプットユニットを含むことができ、これ
らは、ディスク及びチー１２次的記ｔ！２要素、テレタ
イプライタ、キーボード及びビデオディスプレイ端末、
及び同様のものを含む。
これらのユニット２０は、インプット／アウトプットバ
ス２１を通して、ハスアダプタ２２に接続される。イン
プット／アウトプットバス２１は、米国９、ｖ許第４．
２３２．３６（ｉ号に述べられているようなものでもよ
く、この米国’ｔ’） ’ａ’＋は１．ｔ ｏ ｌ＋
ｎν、１、ｅｖｙ ｅｔ ａｌ、にイ］与され、本発明
の譲受人に譲渡されており、特許のタイトルは、ｌ１ｕ
ｓ ＦｏｒＤａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔ
ｅｍ Ｗｉｌｔ Ｏνｅｒｌａｐ ５ｅｑｕｅｎｃｅｓ
である。他の型のインプット／アウトプットバスは、イ
ンプット／アウトプットバス２３を含み、バスアダプタ
２４に接続される同様のインプ７＋・／アウトプットユ
ニット ように、使用されてもよく、バスアダプタ２４は、米国
特許第３，８１５，０９９号に述べられているようなも
のでもよく、この米国特許は、１９７４年６月４０にＪ
．Ｃｏｈｅｎ ａｔ ａｌ．に伺゛す．され、そのタイ
ｌ゛ルは” Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓ
ｔｅｍ″である。
ス２１を通して、ハスアダプタ２２に接続される。イン
プット／アウトプットバス２１は、米国９、ｖ許第４．
２３２．３６（ｉ号に述べられているようなものでもよ
く、この米国’ｔ’） ’ａ’＋は１．ｔ ｏ ｌ＋
ｎν、１、ｅｖｙ ｅｔ ａｌ、にイ］与され、本発明
の譲受人に譲渡されており、特許のタイトルは、ｌ１ｕ
ｓ ＦｏｒＤａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔ
ｅｍ Ｗｉｌｔ Ｏνｅｒｌａｐ ５ｅｑｕｅｎｃｅｓ
である。他の型のインプット／アウトプットバスは、イ
ンプット／アウトプットバス２３を含み、バスアダプタ
２４に接続される同様のインプ７＋・／アウトプットユ
ニット ように、使用されてもよく、バスアダプタ２４は、米国
特許第３，８１５，０９９号に述べられているようなも
のでもよく、この米国特許は、１９７４年６月４０にＪ
．Ｃｏｈｅｎ ａｔ ａｌ．に伺゛す．され、そのタイ
ｌ゛ルは” Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓ
ｔｅｍ″である。
バスアダプタ２２及び２４は、アダプタバス２５を通し
て、データを伝送し、メモリコントローラ１５からデー
タを受け取るように、接続されている。バスアダプタは
、また、割込み要求／許可バス２ ６ （ｉｎｔｅｒｒ
ｕｐＬ ｒｅｑｕｅｓｔ／ｇｒａｎｔ’ｂｕｓ）により
接続されており、このバス２６によって、従来のように
、１又はそれ以上のインプット／アウトプットユニット ダプタは、セントラルプロセソサユニット１０のブ１」
セソシングに割り込むことができる。このように、セン
トラルプし１セソシングユニット１０は、インプット／
アウトプット要素内のユニットにより、割込み要求／許
可信号を直接伝送し、メモリーＩントシ１−ラＩ５を通
しζ、インデノＩ・／アウトプット要素１２内のユニッ
トに制伊佇Ｊ ＋”４を伝送し、インプット／アウトプ
ット要素１２内のユニットから状態情報を受け取る。こ
のように、メモリコントローラは、セントラルプロセッ
シングユニソ１ １ ’０からインプット／アウトプッ
トの及びインプット／アウトプット要素１２からセント
ラルプロセソシングユニｙ Ｉ□ １ ０へのテータ伝
送ヲ制御し、セントラルプロセッシングユニット及びイ
ンプット／アラ１−プツト要素１２間の制御及び状態情
報の伝送を制御する。
て、データを伝送し、メモリコントローラ１５からデー
タを受け取るように、接続されている。バスアダプタは
、また、割込み要求／許可バス２ ６ （ｉｎｔｅｒｒ
ｕｐＬ ｒｅｑｕｅｓｔ／ｇｒａｎｔ’ｂｕｓ）により
接続されており、このバス２６によって、従来のように
、１又はそれ以上のインプット／アウトプットユニット ダプタは、セントラルプロセソサユニット１０のブ１」
セソシングに割り込むことができる。このように、セン
トラルプし１セソシングユニット１０は、インプット／
アウトプット要素内のユニットにより、割込み要求／許
可信号を直接伝送し、メモリーＩントシ１−ラＩ５を通
しζ、インデノＩ・／アウトプット要素１２内のユニッ
トに制伊佇Ｊ ＋”４を伝送し、インプット／アウトプ
ット要素１２内のユニットから状態情報を受け取る。こ
のように、メモリコントローラは、セントラルプロセッ
シングユニソ１ １ ’０からインプット／アウトプッ
トの及びインプット／アウトプット要素１２からセント
ラルプロセソシングユニｙ Ｉ□ １ ０へのテータ伝
送ヲ制御し、セントラルプロセッシングユニット及びイ
ンプット／アラ１−プツト要素１２間の制御及び状態情
報の伝送を制御する。
本発明は、特に、セントラルプロセソサユニットＩＯに
関するものであり、このセントラルプロセッサユニット
１０は、第２図において、詳細に示されている。機能的
に、ＣＩ−’ Ｕ １０は、次の３つのザブユニット、
命令及びオペランド（ずなわらデータ）取り出しユニッ
ト（ｆｃｔｃｌ＋ ｕｎｉＬ） （ＩＢＯＸ）３０、実
行（ｅｘｅｃｕｔｉｏｎ）プロセッサユニット（ＩＥＵ
）３２、及び浮動小数点加速（４１ｏａＬｉｎｇｐｏｉ
ｎｔ ａ（ｃｅｌｅｒａＬｏｒ）ソ゛ｌコセソ゛す゛ユ
ニット（ＩＩＰＩＩＰ）３４を含む。ＩＢＯＸ３０は、
メモリコントローラ１５に、命令仮想アドレスバス３６
を介して、メモリアレー１６から取り出されるべき各命
令（又は命令系列）のための仮想ア］：レス、及び、メ
モリアレー１６に書かれるべき各結果のための仮想アＩ
゛レスを、供給する。ＩＢＸＯ３０は、情報を、（メモ
リアレー１６への伝送のために）メモリコントローラ１
５に書き込み、メモリコント亀」−ラ１５から、メモリ
データバス３８を介し゛ζ情報を読み込む。
関するものであり、このセントラルプロセッサユニット
１０は、第２図において、詳細に示されている。機能的
に、ＣＩ−’ Ｕ １０は、次の３つのザブユニット、
命令及びオペランド（ずなわらデータ）取り出しユニッ
ト（ｆｃｔｃｌ＋ ｕｎｉＬ） （ＩＢＯＸ）３０、実
行（ｅｘｅｃｕｔｉｏｎ）プロセッサユニット（ＩＥＵ
）３２、及び浮動小数点加速（４１ｏａＬｉｎｇｐｏｉ
ｎｔ ａ（ｃｅｌｅｒａＬｏｒ）ソ゛ｌコセソ゛す゛ユ
ニット（ＩＩＰＩＩＰ）３４を含む。ＩＢＯＸ３０は、
メモリコントローラ１５に、命令仮想アドレスバス３６
を介して、メモリアレー１６から取り出されるべき各命
令（又は命令系列）のための仮想ア］：レス、及び、メ
モリアレー１６に書かれるべき各結果のための仮想アＩ
゛レスを、供給する。ＩＢＸＯ３０は、情報を、（メモ
リアレー１６への伝送のために）メモリコントローラ１
５に書き込み、メモリコント亀」−ラ１５から、メモリ
データバス３８を介し゛ζ情報を読み込む。
ＣＰＵｌ０は、第３のバス４２を介してメモリコントロ
ーラ１５に接続され、このハス４２の目的及びオペレー
ションは、以下更に述べられる。
ーラ１５に接続され、このハス４２の目的及びオペレー
ションは、以下更に述べられる。
バス３６．３８、及び４２は、第１図のいくつかのハス
１４に対応している。
１４に対応している。
命令取り出しユニット３０は、メモリから、ＣＰｔＪ’
ＩＯで実行される命令、及びこれらの命令の実行におい
て使用されるオペランドデータを、検索する。これらの
命令及びオペラン１データは、それから、オペレーショ
ンバス（オプハス）４４を介して、同時に、ｒ４ Ｕ
３２及びＦ Ｔ） Ａ Ｉ） ３４に供給される。オプ
バス４４で伝送される情報は、例えば、既定数のビット
のバイトに、パソゲージされたものでもよい。１つの可
能な構成としては、第３図に示されるように、単一・の
ハイド５２が、第１のオペランド八”のために、命令オ
プＪＪ−ド５４及びデータ５６の両者を与えζいる。も
ちろん、さらに、オソ°二１−ド５４及びオペランド５
６が、分りられたハイドで与えられることもできる。も
らろん、オペランド５６は、しばしば、ＥＵのために標
準的に定められたオペランドを構成してもよい。このよ
うなオペランドは、浮動小数点数を示すようにはなって
いないが、あたかも実際に浮動小数点数であるかのごと
く、ＦＰＡＰによって解釈されることができ、浮動小数
点数と同じものを診断オペレーションにおいて使用され
得る。
ＩＯで実行される命令、及びこれらの命令の実行におい
て使用されるオペランドデータを、検索する。これらの
命令及びオペラン１データは、それから、オペレーショ
ンバス（オプハス）４４を介して、同時に、ｒ４ Ｕ
３２及びＦ Ｔ） Ａ Ｉ） ３４に供給される。オプ
バス４４で伝送される情報は、例えば、既定数のビット
のバイトに、パソゲージされたものでもよい。１つの可
能な構成としては、第３図に示されるように、単一・の
ハイド５２が、第１のオペランド八”のために、命令オ
プＪＪ−ド５４及びデータ５６の両者を与えζいる。も
ちろん、さらに、オソ°二１−ド５４及びオペランド５
６が、分りられたハイドで与えられることもできる。も
らろん、オペランド５６は、しばしば、ＥＵのために標
準的に定められたオペランドを構成してもよい。このよ
うなオペランドは、浮動小数点数を示すようにはなって
いないが、あたかも実際に浮動小数点数であるかのごと
く、ＦＰＡＰによって解釈されることができ、浮動小数
点数と同じものを診断オペレーションにおいて使用され
得る。
２つの型のオプコードは、オプハス４４により、与えら
れる。典型的に、オプ」−ドの型は、オプコード以内で
、１又は２以上の前もって割り当てられたビットによっ
て、それ自身示される。例えば、オプコード５４の第１
ビン１〜５８は、オプ」−ドの型を示すように、使用さ
れ得る。オプｍｌ −ド表示の第１の型（例えば、埴Ｏ
をもつビット５８）は、実行プロセッサ３２により実１
ｊされるオペレーションを示し、一方、オプコー１’の
第２の型（例えば、埴１をもつビット５Ｂ）は、浮動小
数点加速プロセッサ３４により実行されるオペレーショ
ンを示ず。ＥＵ３２及びＦ ＰへＰ３４は、同時に、バ
ス４４上のオブコード５４を復号化し、このような各プ
ロセッサは、プロセッサに指示されたオペレーションの
ためのオプコートの認識にＷづき、指示されたオペレー
ションの実行を引き受ける。ＥＵ３２及びＥＰＡＰ３４
により実行されるオペレーションの結果は、書き込みバ
ス（Ｗ１３ＵＳ）６２を介して、ＩＢＯＸ３０にもどさ
れる。記録変化の結果は、また、ＩＢＯＸ３０及びＩ−
、Ｕ３２により、ＷＢＵＳ６２を介して、ＦＩ） Ａ
Ｉ） ３４及びＩＢＯＸ３０に、適切に報告される。
れる。典型的に、オプ」−ドの型は、オプコード以内で
、１又は２以上の前もって割り当てられたビットによっ
て、それ自身示される。例えば、オプコード５４の第１
ビン１〜５８は、オプ」−ドの型を示すように、使用さ
れ得る。オプｍｌ −ド表示の第１の型（例えば、埴Ｏ
をもつビット５８）は、実行プロセッサ３２により実１
ｊされるオペレーションを示し、一方、オプコー１’の
第２の型（例えば、埴１をもつビット５Ｂ）は、浮動小
数点加速プロセッサ３４により実行されるオペレーショ
ンを示ず。ＥＵ３２及びＦ ＰへＰ３４は、同時に、バ
ス４４上のオブコード５４を復号化し、このような各プ
ロセッサは、プロセッサに指示されたオペレーションの
ためのオプコートの認識にＷづき、指示されたオペレー
ションの実行を引き受ける。ＥＵ３２及びＥＰＡＰ３４
により実行されるオペレーションの結果は、書き込みバ
ス（Ｗ１３ＵＳ）６２を介して、ＩＢＯＸ３０にもどさ
れる。記録変化の結果は、また、ＩＢＯＸ３０及びＩ−
、Ｕ３２により、ＷＢＵＳ６２を介して、ＦＩ） Ａ
Ｉ） ３４及びＩＢＯＸ３０に、適切に報告される。
しかしながら、本発明によれば、ＦＰＡＰ３４が、ＥＵ
３２により実行されるオペレーションのためのオプコー
ドを検出するときに、ＦＰＡＰは、ぞれ自身で実行する
診断オペレーションを選ＩＪくし、それから、その診断
オペレーションを実行する。
３２により実行されるオペレーションのためのオプコー
ドを検出するときに、ＦＰＡＰは、ぞれ自身で実行する
診断オペレーションを選ＩＪくし、それから、その診断
オペレーションを実行する。
診１ｔｌｉオペレーションの選択は、復号化される特定
のＩＡ Ｕ−タイプのオプコードに依存している。すな
わち、各ＥＵタイプのオプコードは、ＥＵがオプコード
により指示されたオペレーションを実行するのに必要と
される最小時間よりも、ＦＰＡＰで実行するより少ない
時間を必要とするような１又はそれ以上の診断オペレー
ションに適合している。もし、１つ以上の診断オペレー
ジジンが特定のオプコードに応答して選択可能であるな
らば、参照は、診断ルーチンの最終選択を行うオペラン
ドにおいて、１又はそれ以上のビットになされ得る。
のＩＡ Ｕ−タイプのオプコードに依存している。すな
わち、各ＥＵタイプのオプコードは、ＥＵがオプコード
により指示されたオペレーションを実行するのに必要と
される最小時間よりも、ＦＰＡＰで実行するより少ない
時間を必要とするような１又はそれ以上の診断オペレー
ションに適合している。もし、１つ以上の診断オペレー
ジジンが特定のオプコードに応答して選択可能であるな
らば、参照は、診断ルーチンの最終選択を行うオペラン
ドにおいて、１又はそれ以上のビットになされ得る。
ＦＩ） Ａ Ｉ）が２つのオペランドにＷづ＜演算オペ
レーションの実行を一般に含むと、オペランドの第２の
ソースは、オプハス４４により与えられるオペランドＡ
に加えて、必要とされる。オペランドの２つのソースは
、オプバス４４に加えて、与えられている。第２のソー
スは、書き込みバス６２であり、書き込みバス６２は、
実行プロセッサ３２及び命令取り出しユニット３０から
データを供給できる。第３のソースは、それ自身浮動小
数点加速プロセッサ内に設りられた一般の目的記録器（
ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ ｒｅｇｉｓｔｅｒｓ
） （ＧＰＲ’ ｓ ）６４のセットである。
レーションの実行を一般に含むと、オペランドの第２の
ソースは、オプハス４４により与えられるオペランドＡ
に加えて、必要とされる。オペランドの２つのソースは
、オプバス４４に加えて、与えられている。第２のソー
スは、書き込みバス６２であり、書き込みバス６２は、
実行プロセッサ３２及び命令取り出しユニット３０から
データを供給できる。第３のソースは、それ自身浮動小
数点加速プロセッサ内に設りられた一般の目的記録器（
ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ ｒｅｇｉｓｔｅｒｓ
） （ＧＰＲ’ ｓ ）６４のセットである。
第４図には、本発明のセントラルプロセソサユニット１
０が示されている。セントラルプロセソザユニット１０
は、これとともに同様の日に出願された米国特許出願第
号（Ｃｅｓａｒｉ ａｎｄＭｃＫｅｎｎａＤｏｃｋｅ
ｔ Ｎｏ、 ８３−３１７ ）に含まれるセン１〜ラル
プロセソザユニットと同一であり、参照は、その出願で
なされることができ、その開示内容は、それゆえ、その
構成及びオペレーションの詳細のために、その中の参照
によって含まれている。要するに、セントラルプｌ：ｌ
−（！ソシングユニット１０は、バス３６．４２により
それぞれメモリ（図示せず）にアドレスを伝送する取り
出しユニット３０及び実行プロセソザユニット３２を含
む。
０が示されている。セントラルプロセソザユニット１０
は、これとともに同様の日に出願された米国特許出願第
号（Ｃｅｓａｒｉ ａｎｄＭｃＫｅｎｎａＤｏｃｋｅ
ｔ Ｎｏ、 ８３−３１７ ）に含まれるセン１〜ラル
プロセソザユニットと同一であり、参照は、その出願で
なされることができ、その開示内容は、それゆえ、その
構成及びオペレーションの詳細のために、その中の参照
によって含まれている。要するに、セントラルプｌ：ｌ
−（！ソシングユニット１０は、バス３６．４２により
それぞれメモリ（図示せず）にアドレスを伝送する取り
出しユニット３０及び実行プロセソザユニット３２を含
む。
取り出しユニット３０は、メモリテークバス３日により
、メモリから命令を受ける。取り出しユニットは、命令
を復号化し、オペランドを取り出し、該オペランドを、
オペランドバス４４により、実行プロセッサ３２又は浮
動小数点加速プロセッサ３４に伝送する。実行ユニット
３２は、一般に、“浮動小数点”オペレーションという
オペレーションのためのよく知られたクラスの命令を除
いて、命令を実行し、この命令は、浮動小数点加速プロ
セッサ３４により実行される。プロセッシングの結果は
、メモリデータバス３８によりメモリ内に記憶するため
に、古き込みバス（ＷＢＵＳ）６２により、取り出しユ
ニット３０にもどされる。
、メモリから命令を受ける。取り出しユニットは、命令
を復号化し、オペランドを取り出し、該オペランドを、
オペランドバス４４により、実行プロセッサ３２又は浮
動小数点加速プロセッサ３４に伝送する。実行ユニット
３２は、一般に、“浮動小数点”オペレーションという
オペレーションのためのよく知られたクラスの命令を除
いて、命令を実行し、この命令は、浮動小数点加速プロ
セッサ３４により実行される。プロセッシングの結果は
、メモリデータバス３８によりメモリ内に記憶するため
に、古き込みバス（ＷＢＵＳ）６２により、取り出しユ
ニット３０にもどされる。
実行ユニソｌ−３：ＮＬまた、コンソールハ゛ス１３Ａ
により、コンソール（図示せず）に接続されている。コ
ンソールは、オペレータのインタフェースとし°ζ作用
し、これにより、オペレータは、命令及びオペランドを
試験し配置することができ、セントラルプロセソサユニ
ソＩ・１０のオペレーションを停止でき、命令のシーケ
ンスを通してセントラルプロセソザユニットをステップ
でき、それへの応答を決定できる。コンソールによれば
、また、オペレータは、ブートストラップ手順を通して
システムを初期化することができ、全体のデータプロセ
ッシングシステムの各種の診断試験を実行できる。
により、コンソール（図示せず）に接続されている。コ
ンソールは、オペレータのインタフェースとし°ζ作用
し、これにより、オペレータは、命令及びオペランドを
試験し配置することができ、セントラルプロセソサユニ
ソＩ・１０のオペレーションを停止でき、命令のシーケ
ンスを通してセントラルプロセソザユニットをステップ
でき、それへの応答を決定できる。コンソールによれば
、また、オペレータは、ブートストラップ手順を通して
システムを初期化することができ、全体のデータプロセ
ッシングシステムの各種の診断試験を実行できる。
最後に、実行ユニット３２は、また、割り込み要求／許
可バス６６により、インプット／アウトプットシステム
内のユニット（図示せず）に接続されており、このイン
プット／アウトプットシステム内のユニッＩ・は、ディ
スク及びテープドライブと同様に、従来のプリンタ、テ
レタイプライタ、及びキーボード、ビデオディスプレイ
ユニットを含め得る。ハス６６は、インプット／アウト
プソ］・装置から実行ユニット３２への割り込み要求信
号を保持し、実行ユニソＩ・からインプット／アラ１−
プツトユニットへの割り込み許可信号を保持する。
可バス６６により、インプット／アウトプットシステム
内のユニット（図示せず）に接続されており、このイン
プット／アウトプットシステム内のユニッＩ・は、ディ
スク及びテープドライブと同様に、従来のプリンタ、テ
レタイプライタ、及びキーボード、ビデオディスプレイ
ユニットを含め得る。ハス６６は、インプット／アウト
プソ］・装置から実行ユニット３２への割り込み要求信
号を保持し、実行ユニソＩ・からインプット／アラ１−
プツトユニットへの割り込み許可信号を保持する。
述べてきたように、浮動小数点加速プロセ゛ソサ３４は
、浮動小数点命令（及び、同等のオペレーション）を処
理する。これらの命令により、プロセッサは、浮動小数
点フォーマットのオペランドに基づいてオペレーション
を実行することができ、これは、第５図に示されている
。浮動小数点オペランドは、指数部６８及び小数数部７
０を含み、各部６８．７０は、正又は負の値を示すよう
に、各部６７．７０の符号を識別する符号ビット７２．
７４を含む。浮動小数点命令は、一般に、加算、減算、
乗算、除算のような演算命令、あるいは、これらの命令
に基づく変形に制限される。浮動小数点加速プロセッサ
３４には、２つの小数プロセッシングデータバスが設け
られており、オペランドの小数部７０に暴づき、１つは
、加算及び減算を実行する加算モジュール７６であり、
他の１つは、乗算及び除算を実行する乗算モジュール７
８である。指数プロセッシングモジュール８０は、各）
“ｙ動小数点オペレーシミＪンの間に、？′１２動小故
動労故点オペランド部６３を処理する。
、浮動小数点命令（及び、同等のオペレーション）を処
理する。これらの命令により、プロセッサは、浮動小数
点フォーマットのオペランドに基づいてオペレーション
を実行することができ、これは、第５図に示されている
。浮動小数点オペランドは、指数部６８及び小数数部７
０を含み、各部６８．７０は、正又は負の値を示すよう
に、各部６７．７０の符号を識別する符号ビット７２．
７４を含む。浮動小数点命令は、一般に、加算、減算、
乗算、除算のような演算命令、あるいは、これらの命令
に基づく変形に制限される。浮動小数点加速プロセッサ
３４には、２つの小数プロセッシングデータバスが設け
られており、オペランドの小数部７０に暴づき、１つは
、加算及び減算を実行する加算モジュール７６であり、
他の１つは、乗算及び除算を実行する乗算モジュール７
８である。指数プロセッシングモジュール８０は、各）
“ｙ動小数点オペレーシミＪンの間に、？′１２動小故
動労故点オペランド部６３を処理する。
プし１セソシングモジユール７６．７８、及び８０は、
いくつかのソースから、浮動小数点オペランドを受ける
。１つのソースは、オペランドハス４４であり、特に、
オペランドパスラッチ８２からのものである。オペラン
ドの他のソースは、書き込みパス６２であり、特に、居
き込みパスラッチ８４からのものである。プしｊセッシ
ングロジソク７６．７８、及び８０のオペランドの第３
のソースは、浮動小数点加速プロセッサ３４内に保持さ
れた一般の目的記録器６４の七ソトである。
いくつかのソースから、浮動小数点オペランドを受ける
。１つのソースは、オペランドハス４４であり、特に、
オペランドパスラッチ８２からのものである。オペラン
ドの他のソースは、書き込みパス６２であり、特に、居
き込みパスラッチ８４からのものである。プしｊセッシ
ングロジソク７６．７８、及び８０のオペランドの第３
のソースは、浮動小数点加速プロセッサ３４内に保持さ
れた一般の目的記録器６４の七ソトである。
一般の目的記録器６４は、実行ユニット３２により、書
き込みパスラッチ８４を通して１：Ｊ−ドされる。
き込みパスラッチ８４を通して１：Ｊ−ドされる。
ブ１」セッシングモジュール７６．７８及び８０は、従
来のように、マイクロシーケンサ８８によって選択され
たマイクロコート：ｌントロール記憶装置８６によって
与えられるマイクロ命令の制御下にある。
来のように、マイクロシーケンサ８８によって選択され
たマイクロコート：ｌントロール記憶装置８６によって
与えられるマイクロ命令の制御下にある。
更に、マイク１ノシーゲン・す・８８のオペレージジン
は、浮動小数点診断ディスパッチ（Ｎｏａｔｉｎｇｐｏ
ｉｎｔ ｄｆＩ；ｎｏｓＬｉｃ、ｓ ｄｉｓｐａＬｃｂ
（ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ （Ｆ
Ｄ ＲＡ Ｍ ） ９０の制御下にあり、このＦｌ）Ｒ
ＡＭ９０は、次のように処理する。オプコードラソチ９
２は、オプバス４４により伝送されるオプコードをモニ
タし、それに示される命令のオソ°コードをラッチする
。ＦＤＲＡＭは、ラッチ９２のオプコーＦ値に応答して
、対応する以前に選択されたアドレスをり、える。この
アドレスは、ＦＤＲＡＭラッチ９４内にランチされ、そ
こから、マイクロ命令のシーケンスのための開始位置と
しζ、マイク１；Ｉシーケンサ８８に供給される。ラッ
チ９２内のオブコードがＥＵオペレーションを示すとき
に、ＦＤ ＲＡ Ｍ ９０により与えられる位置は、Ｆ
Ｐ Ａ ｒ’診断シーゲンスの開始である。
は、浮動小数点診断ディスパッチ（Ｎｏａｔｉｎｇｐｏ
ｉｎｔ ｄｆＩ；ｎｏｓＬｉｃ、ｓ ｄｉｓｐａＬｃｂ
（ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ （Ｆ
Ｄ ＲＡ Ｍ ） ９０の制御下にあり、このＦｌ）Ｒ
ＡＭ９０は、次のように処理する。オプコードラソチ９
２は、オプバス４４により伝送されるオプコードをモニ
タし、それに示される命令のオソ°コードをラッチする
。ＦＤＲＡＭは、ラッチ９２のオプコーＦ値に応答して
、対応する以前に選択されたアドレスをり、える。この
アドレスは、ＦＤＲＡＭラッチ９４内にランチされ、そ
こから、マイクロ命令のシーケンスのための開始位置と
しζ、マイク１；Ｉシーケンサ８８に供給される。ラッ
チ９２内のオブコードがＥＵオペレーションを示すとき
に、ＦＤ ＲＡ Ｍ ９０により与えられる位置は、Ｆ
Ｐ Ａ ｒ’診断シーゲンスの開始である。
このように指示される典型的なＦ ｌ） Ａ Ｉ”診１
すｒシーケンスは、例えば、演算Δ１３−ＢＡの実行と
０値のための結果の試験とを含み、ごごにおいて、”
Ａ ”は第１の変数を示し、“Ｂ”は第２の変数を示す
。”Ａ”のような変数の１つの値は、」二連したように
、オブバスラソチ８２からのオペランド値であることが
できる。一方、他の変数の値（ごの場合にはＢ”）ば、
ＷＢＵＳ６２から又はＧＰＲ’ｓ６４から、得られる。
すｒシーケンスは、例えば、演算Δ１３−ＢＡの実行と
０値のための結果の試験とを含み、ごごにおいて、”
Ａ ”は第１の変数を示し、“Ｂ”は第２の変数を示す
。”Ａ”のような変数の１つの値は、」二連したように
、オブバスラソチ８２からのオペランド値であることが
できる。一方、他の変数の値（ごの場合にはＢ”）ば、
ＷＢＵＳ６２から又はＧＰＲ’ｓ６４から、得られる。
Ｆ Ｉ） Ａ Ｐ自己診断ルーチンがここで述べられた
ように実行され、誤り状態が生し又はそれゆえ検出され
ると、Ｆ Ｐ Ａ Ｉ）誤り信号が生じる。ごのＦＰＡ
Ｐ誤り信号は、ＥＵがそれの処理に利用できるまで、Ｉ
ｒ Ｐ Ａ Ｐ内にラッチされ、それは、Ｆ Ｐ Ａ
Ｐが次の浮動小数点オペレーションを処理している時間
の間に、ある。誤り発生時にランされる診断シーケンス
の識別、診断オペレーションにより使用されるオペラン
ドデータ、及び、浮動小数点プロセッサにより生じた誤
りの結果のような他の保持データは、また、記憶され得
る。次の青２動小数点オペレーソヨンが実行されている
間に、誤りは、データプロセッシングシステムのオペレ
ーティングシステＪ、により従来保持された夕・ｆプの
システム°“誤り記録（ｅｒｒｏｒ ｌｏｇ）″に報告
される。次の浮動小数点オペレーションの結果が報告さ
れる以前に、ＥＵは、（浮動小数点誤りの解析のための
従来の方法を使用して）、含まれたモジュールを少なく
とも識別して、それをすることかできる限り、誤り状態
の原因を決定する。もし、誤りの原因が、次の浮動小数
点オペレーションが正しく実行されないようであるなら
ば、そのオペレーションが起こらないようにできる。あ
るいは、もし、誤りの原因が次のオペレーションが隔離
され、次のオペレーションの完全性に影響を与えないな
らば、終了時に結果を継続しリターンすることは、許さ
れ得る。例えば、もし、誤りが、小数加算モジュール７
６に帰属できるものであるが、このモジュールが“次の
”オペレーションの実行において使用されないことがわ
かったならば、次のオペレーションをやめる理由はない
。もし、オペレーションが取り止められねばならないな
らば、代わりに、Ｆ ＰΔＰはど急速ではないが、ＥＵ
も浮動小数点オペレーションを実行できるので、オペレ
ーションは、ＥＵにおいて、ふたたび試みられあるいは
実行され得る。もらろん、ときどき、誤りの原因は、一
時的であり、オペレーションの再試みは、成功する。こ
のように、誤りの検出に応答し“ことられる他の行動は
、誤りが永続的であるか否かを確かめるという解析を必
要とする。もし、永続的でなく、あるいは、もし、ただ
めったに起こらないならば、他の行動は、必要でないか
もしれない。しかしながら、もし、誤りが非常にしばし
ば再発するならば、サービス技術者による介入が必要と
なろう。
ように実行され、誤り状態が生し又はそれゆえ検出され
ると、Ｆ Ｐ Ａ Ｉ）誤り信号が生じる。ごのＦＰＡ
Ｐ誤り信号は、ＥＵがそれの処理に利用できるまで、Ｉ
ｒ Ｐ Ａ Ｐ内にラッチされ、それは、Ｆ Ｐ Ａ
Ｐが次の浮動小数点オペレーションを処理している時間
の間に、ある。誤り発生時にランされる診断シーケンス
の識別、診断オペレーションにより使用されるオペラン
ドデータ、及び、浮動小数点プロセッサにより生じた誤
りの結果のような他の保持データは、また、記憶され得
る。次の青２動小数点オペレーソヨンが実行されている
間に、誤りは、データプロセッシングシステムのオペレ
ーティングシステＪ、により従来保持された夕・ｆプの
システム°“誤り記録（ｅｒｒｏｒ ｌｏｇ）″に報告
される。次の浮動小数点オペレーションの結果が報告さ
れる以前に、ＥＵは、（浮動小数点誤りの解析のための
従来の方法を使用して）、含まれたモジュールを少なく
とも識別して、それをすることかできる限り、誤り状態
の原因を決定する。もし、誤りの原因が、次の浮動小数
点オペレーションが正しく実行されないようであるなら
ば、そのオペレーションが起こらないようにできる。あ
るいは、もし、誤りの原因が次のオペレーションが隔離
され、次のオペレーションの完全性に影響を与えないな
らば、終了時に結果を継続しリターンすることは、許さ
れ得る。例えば、もし、誤りが、小数加算モジュール７
６に帰属できるものであるが、このモジュールが“次の
”オペレーションの実行において使用されないことがわ
かったならば、次のオペレーションをやめる理由はない
。もし、オペレーションが取り止められねばならないな
らば、代わりに、Ｆ ＰΔＰはど急速ではないが、ＥＵ
も浮動小数点オペレーションを実行できるので、オペレ
ーションは、ＥＵにおいて、ふたたび試みられあるいは
実行され得る。もらろん、ときどき、誤りの原因は、一
時的であり、オペレーションの再試みは、成功する。こ
のように、誤りの検出に応答し“ことられる他の行動は
、誤りが永続的であるか否かを確かめるという解析を必
要とする。もし、永続的でなく、あるいは、もし、ただ
めったに起こらないならば、他の行動は、必要でないか
もしれない。しかしながら、もし、誤りが非常にしばし
ば再発するならば、サービス技術者による介入が必要と
なろう。
上述の記載は、本発明の特定の例示した実施例に制限さ
れてきたが、各種の変更、修正、及び改良が当業者によ
って容易になされることは、明らかであろう。更に、本
発明の効果のいくつか又は全部を達成し“ζこの明細書
で開示されたもの以外に、他の基本構成を存するシステ
ムあるいは異なる内部回路を使用するシステムにおいて
、本発明が実行され得ることば、明らかである。このよ
うな明らかな変更、修正、及び改良は、上記でははっき
りと述べられていないが、それにもかかわらず、本発明
の精神及び範囲内に含Ｓｉれるように意図され、この範
囲内にある。従って、上述の解説は、単に本発明を例示
するものであり、本発明を制限するものではない。本発
明の真の精神及び範囲内にあるような全てのこのような
変形及び修正をカバーするのは、添付クレームの目的で
ある。
れてきたが、各種の変更、修正、及び改良が当業者によ
って容易になされることは、明らかであろう。更に、本
発明の効果のいくつか又は全部を達成し“ζこの明細書
で開示されたもの以外に、他の基本構成を存するシステ
ムあるいは異なる内部回路を使用するシステムにおいて
、本発明が実行され得ることば、明らかである。このよ
うな明らかな変更、修正、及び改良は、上記でははっき
りと述べられていないが、それにもかかわらず、本発明
の精神及び範囲内に含Ｓｉれるように意図され、この範
囲内にある。従って、上述の解説は、単に本発明を例示
するものであり、本発明を制限するものではない。本発
明の真の精神及び範囲内にあるような全てのこのような
変形及び修正をカバーするのは、添付クレームの目的で
ある。
第１図は、セントラルブロセッシングユニットのような
多数のプロセッサ要素を組み組み本発明の例としての環
境を構成するデジタルデータセソシングシステムの一般
的なブロック図、第２図は、第１図のブロック図と同様
であるが、セントラルブロセソサの例としＣの内部構成
をより大きく示しており、本発明が特に有用である実行
ユニットプロセッサ及び浮動小数点加速ユニットプロセ
ッサのような多数のプロセッサを利用している図、 第３図は、第２図の浮動小数点加速プロセッサ３４に伝
送される情報のバイトの例示図、第４図は、第２図のシ
ステムの一部分であって、浮動小数点加速プロセッサ３
４の内部組織をより詳細に示すブロック図、 第５図は、第２．４図の浮動小数点加速器により実行さ
れ得るような浮動小数点データソードのフォーマントで
あって本発明の理解に有用なものを例示する図である。 ｌＯ・・・セントラルブロセッシングユニット（ＣＩ）
Ｕ）、１１・・・メモリ要素、１２・・・インプット／
アウトプット要素、１３・・・コンソール、１５・・・
メモリニｌントローラ、１６・・・アレー、２０・・・
インプット／アウトプットユニット、２２．２４・・・
バスアダプタ、３０・・・取り出しユニット（ＦＥＴＣ
ＩＩ ＩＩＮＩＴ）（ＩＢＯＸ） 。 ３２°°・実行プロセッサユニット（ＥＸＥＣＩＩＴＩ
ＯＮＰＲＯＣＥＳＳＯＲＵＮＩＴ）（［［Ｉ） 、３４
・・・浮動小数点加速７’ ロセｙ サ（ＦＬＯＡＴ
ＩＮＧ ＰＯＩＮＴ ＡＣＣＥＬＥＲＡＴＯＲＰＩＩＯ
ＣｌｕＳＳＯＲ） （Ｐｒ’ＡＩ’）、６４・・・一般
の目的記録器（６ｃｎｅｒａｌ ｐｕｒｐｏｓｅ ｒｅ
ｇｉｓｔｅｒｓ （Ｇｌ’Ｒ’ ｓ）、７６８・−ＪＪ
ＩＩｎ’Ｅジュー／しくＰＲＡＣＡＤＤｌｉｌｌ ＭＯ
Ｄ［Ｉｌ、Ｃ） 、７ Ｂ・・・乗算モジ、：ｆｆ−−
／Ｌ、 （ＰＩＩＡＣＭｔｌＬＴ ＭＯＤＩＩＬＥ）、
８゜・・・指数ソ°電、１セソシングモジュール（１ミ
に１１ ＰＲＯＣＭＯＤＵＬＥ） 、８２・・・オペラ
ンドバスラ９．チ（ＯＩＩＬＩＬＩＳ ＬＴｌｌ） 、
＋１４ ・・−ａき込ｂ バｘランチ（ＷＩＩＩＩＳ
Ｌ’ｒ１１）、８６ ・自−／イクロコント日−ル８己
録装置（Ｉ Ｃ０ＤＥ ＣＴＲＬ ５ＴＯＩＩＩｉ）、
８８−−−−／イクロシーゲンサ（Ｉｔ ＳＵＱ＞、９
０ ・−−１１ＤＲＡＭ、９２・・・オブコードラソチ
（ＯＰＣＯｒｌｌＥ ＬＴＩＩ）、９゜・・・ＦＯＲ１
’Ｈラッチ。 図面の浄書（内容に変更なし） 昭和 年 月 日 ３、補正をする者 事件との関係 出願人 ４、代理人 ′ ５、補正命令の日付 昭和６０年２月２６日７、？＃正
の内容 別紙の通り ａｍに最初に添付した図面の浄書 （内容に変更なし）。
多数のプロセッサ要素を組み組み本発明の例としての環
境を構成するデジタルデータセソシングシステムの一般
的なブロック図、第２図は、第１図のブロック図と同様
であるが、セントラルブロセソサの例としＣの内部構成
をより大きく示しており、本発明が特に有用である実行
ユニットプロセッサ及び浮動小数点加速ユニットプロセ
ッサのような多数のプロセッサを利用している図、 第３図は、第２図の浮動小数点加速プロセッサ３４に伝
送される情報のバイトの例示図、第４図は、第２図のシ
ステムの一部分であって、浮動小数点加速プロセッサ３
４の内部組織をより詳細に示すブロック図、 第５図は、第２．４図の浮動小数点加速器により実行さ
れ得るような浮動小数点データソードのフォーマントで
あって本発明の理解に有用なものを例示する図である。 ｌＯ・・・セントラルブロセッシングユニット（ＣＩ）
Ｕ）、１１・・・メモリ要素、１２・・・インプット／
アウトプット要素、１３・・・コンソール、１５・・・
メモリニｌントローラ、１６・・・アレー、２０・・・
インプット／アウトプットユニット、２２．２４・・・
バスアダプタ、３０・・・取り出しユニット（ＦＥＴＣ
ＩＩ ＩＩＮＩＴ）（ＩＢＯＸ） 。 ３２°°・実行プロセッサユニット（ＥＸＥＣＩＩＴＩ
ＯＮＰＲＯＣＥＳＳＯＲＵＮＩＴ）（［［Ｉ） 、３４
・・・浮動小数点加速７’ ロセｙ サ（ＦＬＯＡＴ
ＩＮＧ ＰＯＩＮＴ ＡＣＣＥＬＥＲＡＴＯＲＰＩＩＯ
ＣｌｕＳＳＯＲ） （Ｐｒ’ＡＩ’）、６４・・・一般
の目的記録器（６ｃｎｅｒａｌ ｐｕｒｐｏｓｅ ｒｅ
ｇｉｓｔｅｒｓ （Ｇｌ’Ｒ’ ｓ）、７６８・−ＪＪ
ＩＩｎ’Ｅジュー／しくＰＲＡＣＡＤＤｌｉｌｌ ＭＯ
Ｄ［Ｉｌ、Ｃ） 、７ Ｂ・・・乗算モジ、：ｆｆ−−
／Ｌ、 （ＰＩＩＡＣＭｔｌＬＴ ＭＯＤＩＩＬＥ）、
８゜・・・指数ソ°電、１セソシングモジュール（１ミ
に１１ ＰＲＯＣＭＯＤＵＬＥ） 、８２・・・オペラ
ンドバスラ９．チ（ＯＩＩＬＩＬＩＳ ＬＴｌｌ） 、
＋１４ ・・−ａき込ｂ バｘランチ（ＷＩＩＩＩＳ
Ｌ’ｒ１１）、８６ ・自−／イクロコント日−ル８己
録装置（Ｉ Ｃ０ＤＥ ＣＴＲＬ ５ＴＯＩＩＩｉ）、
８８−−−−／イクロシーゲンサ（Ｉｔ ＳＵＱ＞、９
０ ・−−１１ＤＲＡＭ、９２・・・オブコードラソチ
（ＯＰＣＯｒｌｌＥ ＬＴＩＩ）、９゜・・・ＦＯＲ１
’Ｈラッチ。 図面の浄書（内容に変更なし） 昭和 年 月 日 ３、補正をする者 事件との関係 出願人 ４、代理人 ′ ５、補正命令の日付 昭和６０年２月２６日７、？＃正
の内容 別紙の通り ａｍに最初に添付した図面の浄書 （内容に変更なし）。
Claims (11)
- （１）２つのプロセッサユニットのうち第２のものが命
令を実行している間に２つのプロセッサユニットのうら
の第１のものが実質的に使用されないように構成された
２つのプロセッサユニットを有するデータプロセッシン
グシステムにおいて、 第２のプロセッサが命令を実行している間であって第１
のプロセッサが使用されない時間間隔の始期を検出する
手段を含む第１のプロセッサユニットと、 第２のプロセッサが前記命令を実行している間に前記第
１のプロセッサにおいてランされる診断オペレーション
を選択する手段と、を含み、診断オペレーションは、複
数の利用可能な診断オペレーションの中から選択され、
第２のプロセッサが前記命令の実行を終了する以前に第
■のプロセッサが診断オペレーションの実行を終了する
ように、選択されることを特徴とするデータプロセッシ
ングシステム。 - （２）第１及び第２のプロセッサに同一のオペラン１゛
データを供給する手段を更に含み、これにより、このよ
うなオペランドデータは、診断オペレーションにおいて
、第１のプロセッサにより −使用され得る特許請求の
範囲第（１）項記載のデータプロセッシングシステム。 - （３）第１のプロセッサは、浮動小数点加速プロセッサ
である特許請求の範囲第（２）項記載のデータプロセッ
シングシステム。 - （４）両プロセッサに同一の命令オプコードを与える手
段を更に含み、この手段において、第２のプロセッサが
命令を実行している間であって第１のプロセッサが使用
されない時間間隔の始期を検出する手段は、前記命令オ
プコードを復号化しそこから第２のプロセッサにより実
行される命令を識別する手段を含む特許請求の範囲第（
１） ＩＪｉ記載のデータプロセッシングシステム。 - （５）第２のプロセッサが命令を実行している間に前記
第１のプロセッサでランされる診断オペレーションをｉ
ｌ １７くする手段は、第２のプロセッサにより実行さ
れる命令のオシコードに応答してそのような診断オペレ
ーションを選択するように適合されている特許請求の範
囲第（４）項記載のデータプロセッシングシステム。 - （６）診断オペレーションは、そのデータバスに加えて
、第１のプロセッサのコン］Ｉコールｌ」シックのオペ
レーションをチェックするように適合されている特許請
求の範囲第（１） 、（２） 、（３）、（４）又は（
５）項記載のデータプロセッシングシステム。 - （７）浮動小数点オペレーションを実行する第１の浮動
事故点加速プロセッサユニット及び少なくともＪｌ−浮
動小数点オペレーションを実行する第２のプロセソ・す
′ユニットの両者と、これらのプロセッサにより実行さ
れるオペレーションのオシコード及びオペランドを両ゾ
ｌ」セッサに同時に与えるオペランドバスと、を有し、 各オシコードは、ＦＰＡＰにより実行されるオペレーシ
ョンあるいは第２のプロセッサにより実行されるオペレ
ーションを示し°ζいるデータプロセッシングシステム
にお４Ｊる浮動小数点加速プロセッサの自己試験メカニ
ズムにおいて、バスに与えられるオシコードを復号化す
る手段を有する浮動小数点加速プ１」セッサと、ジ１−
浮動小数点オペレーションのオシコードの検出に応答し
°ζ、ＦＩ）ＡＰでランされる自己診断オペレーション
を開始するための前記復号化手段に応答する手段と、 を含むメカニズム。 - （８）前記オシ」−ドの検出に応答して開始される診断
オペレーションは、前記オシコードに対応するオペレー
ションの実行時の第２のプロセッサの実行時間よりも短
い実行時間を有する特許請求の範囲第（７）項記載の自
己試験メカニズム。 - （９）Ｆｌ）ＡＰ内の自己試験診１す１誤りの検出に応
答して、Ｅ Ｕは、次の継続する浮動小数点オペレーシ
ョンがＦＰＡＰにより実行されるまで、前記誤りを通知
されない特許請求の範囲第（７）項記載の自己試験メカ
ニズム。 - （１０） Ｆ Ｐ Ａ Ｐ内で自己診断オペレーション
を開始する手段ば、前記オシコードに対応して、複数の
利用可能な自己診断オペレーション、選択された自己診
断オペレーションの中から、実行される自己診断オペレ
ーションを選択するように、適合されている特許請求の
範囲第（７）項又は（９）記載の自己試験メカニズム。 - （１１） ＦＰＡＰは、前記バスによりＵＥに与えられ
る非浮動小数点オペランドを浮動小数点オペランドとし
て解釈し、このようなオペランドは、前記診断オペレー
ション内の試験変数として使、用される特許請求の範囲
第（７）項又は（９）項記載の自己試験メカニズム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US549612 | 1983-11-07 | ||
| US06/549,612 US4583222A (en) | 1983-11-07 | 1983-11-07 | Method and apparatus for self-testing of floating point accelerator processors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60175152A true JPS60175152A (ja) | 1985-09-09 |
| JPH0574099B2 JPH0574099B2 (ja) | 1993-10-15 |
Family
ID=24193729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234840A Granted JPS60175152A (ja) | 1983-11-07 | 1984-11-07 | 浮動小数点加速プロセツサの自己試験のための方法及び装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4583222A (ja) |
| EP (1) | EP0141744B1 (ja) |
| JP (1) | JPS60175152A (ja) |
| AU (1) | AU563332B2 (ja) |
| CA (1) | CA1218748A (ja) |
| DE (1) | DE3484262D1 (ja) |
| DK (1) | DK166237C (ja) |
| FI (1) | FI87704C (ja) |
| IE (1) | IE56792B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720831A (en) * | 1985-12-02 | 1988-01-19 | Advanced Micro Devices, Inc. | CRC calculation machine with concurrent preset and CRC calculation function |
| US4723243A (en) * | 1985-12-02 | 1988-02-02 | Advanced Micro Devices, Inc. | CRC calculation machine with variable bit boundary |
| US4839895A (en) * | 1987-01-07 | 1989-06-13 | Nec Corporation | Early failure detection system for multiprocessor system |
| US5091845A (en) * | 1987-02-24 | 1992-02-25 | Digital Equipment Corporation | System for controlling the storage of information in a cache memory |
| US5226170A (en) * | 1987-02-24 | 1993-07-06 | Digital Equipment Corporation | Interface between processor and special instruction processor in digital data processing system |
| JP2550063B2 (ja) * | 1987-04-24 | 1996-10-30 | 株式会社日立製作所 | 分散処理システムのシミユレ−シヨン方式 |
| DE3805391A1 (de) * | 1988-02-20 | 1989-08-31 | Cordell Steve | Verfahren zur selbstpruefung eines random access memory (ram) einer schaltung |
| GB8828817D0 (en) * | 1988-12-09 | 1989-01-18 | Int Computers Ltd | Data processing apparatus |
| US4982402A (en) * | 1989-02-03 | 1991-01-01 | Digital Equipment Corporation | Method and apparatus for detecting and correcting errors in a pipelined computer system |
| US5030904A (en) * | 1990-02-13 | 1991-07-09 | Hewlett-Packard Company | Diagnostic system for integrated circuits using existing pads |
| US5421002A (en) * | 1991-08-09 | 1995-05-30 | Westinghouse Electric Corporation | Method for switching between redundant buses in a distributed processing system |
| JP2500038B2 (ja) * | 1992-03-04 | 1996-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサ・コンピュ―タ・システム、フォ―ルト・トレラント処理方法及びデ―タ処理システム |
| US20030188044A1 (en) * | 2002-03-28 | 2003-10-02 | International Business Machines Corporation | System and method for verifying superscalar computer architectures |
| US7206969B2 (en) * | 2003-09-10 | 2007-04-17 | Hewlett-Packard Development Company, L.P. | Opportunistic pattern-based CPU functional testing |
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- 1984-11-06 IE IE2859/84A patent/IE56792B1/en not_active IP Right Cessation
- 1984-11-06 FI FI844345A patent/FI87704C/fi not_active IP Right Cessation
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| EP0141744A2 (en) | 1985-05-15 |
| CA1218748A (en) | 1987-03-03 |
| AU3470284A (en) | 1985-05-16 |
| FI87704C (fi) | 1993-02-10 |
| AU563332B2 (en) | 1987-07-02 |
| FI87704B (fi) | 1992-10-30 |
| JPH0574099B2 (ja) | 1993-10-15 |
| US4583222A (en) | 1986-04-15 |
| DK166237B (da) | 1993-03-22 |
| DK526984D0 (da) | 1984-11-06 |
| IE56792B1 (en) | 1991-12-18 |
| DK166237C (da) | 1993-08-16 |
| EP0141744A3 (en) | 1988-03-16 |
| FI844345L (fi) | 1985-05-08 |
| EP0141744B1 (en) | 1991-03-13 |
| IE842859L (en) | 1985-05-07 |
| DK526984A (da) | 1985-06-14 |
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