JPS60174506A - カレントミラ−回路 - Google Patents
カレントミラ−回路Info
- Publication number
- JPS60174506A JPS60174506A JP59030517A JP3051784A JPS60174506A JP S60174506 A JPS60174506 A JP S60174506A JP 59030517 A JP59030517 A JP 59030517A JP 3051784 A JP3051784 A JP 3051784A JP S60174506 A JPS60174506 A JP S60174506A
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- JP
- Japan
- Prior art keywords
- transistor
- current
- collector
- current mirror
- load
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカレントミラー回路に関する。 −従来例の構
成とその問題点 第1図に、従来使用されているカレントミラー回路の例
を示す。PNP トランジスタ1.2のベースを共通接
続し、これにPNP )ランジスタ3のエミッタを接続
し、また、トランジスタ1,2の各エミッタ側は抵抗4
.6を接続し、トランジスタ3のベースをトランジスタ
1のコレクタと共に電流#6に接続し、トランジスタ2
のコレクタに負荷7を接続し、トランジスタ3のコレク
タを、電流源6および負荷7の他端と共にアース点(G
ND)あるいは負電源端子(−vEE)に接続し、抵抗
4.6の他端を電源8の正極端子(Vcc)に接続する
ことにより、電流源6の吸入電流よりは、トランジスタ
2のコレクタにミラー電流IOとして出力きれ、負荷7
に供給される。このIDとIOの関係は、 1+□ hrx(1+h+i:) ゛但し、hrEはPNP )ランジスタの電流増幅率で
あり、また、トランジスタ1.2.3のhyEを同一と
仮定した。第1図示の従来例構成では、トランジスタの
電流増幅率hyEが10以下になるとカレントミラー比
が急激に悪くなる。
成とその問題点 第1図に、従来使用されているカレントミラー回路の例
を示す。PNP トランジスタ1.2のベースを共通接
続し、これにPNP )ランジスタ3のエミッタを接続
し、また、トランジスタ1,2の各エミッタ側は抵抗4
.6を接続し、トランジスタ3のベースをトランジスタ
1のコレクタと共に電流#6に接続し、トランジスタ2
のコレクタに負荷7を接続し、トランジスタ3のコレク
タを、電流源6および負荷7の他端と共にアース点(G
ND)あるいは負電源端子(−vEE)に接続し、抵抗
4.6の他端を電源8の正極端子(Vcc)に接続する
ことにより、電流源6の吸入電流よりは、トランジスタ
2のコレクタにミラー電流IOとして出力きれ、負荷7
に供給される。このIDとIOの関係は、 1+□ hrx(1+h+i:) ゛但し、hrEはPNP )ランジスタの電流増幅率で
あり、また、トランジスタ1.2.3のhyEを同一と
仮定した。第1図示の従来例構成では、トランジスタの
電流増幅率hyEが10以下になるとカレントミラー比
が急激に悪くなる。
発明の目的
本発明はトランジスタ1個を追加するだけで、電流増幅
率の低下に伴うカレントミラー比の低下を改善し、カレ
ントミラー比のすぐれたカレントミラー回路を提供する
ものである。
率の低下に伴うカレントミラー比の低下を改善し、カレ
ントミラー比のすぐれたカレントミラー回路を提供する
ものである。
発明の構成
本発明は、第1トランジスタと第2トランジスタの各ベ
ースを共通接続し、それぞれのエミッタを、抵抗を介し
て、電源一端部に接続し、前記第1、第2トランジスタ
の共通ベースに第3トランジスタのエミッタを接続し、
前記第1トランジスタのコレクタに接続し、前記第1ト
ランジスタのコレクタ側を負荷に接続し、かつ、前記第
3トランジスタのコレクタに逆極性の第4トランジスタ
のエミッタを接続し、前記第4トランジスタのベース會
前記第2トランジスタのコレクタに接続L、前記第4ト
ランジスタのコレクタを、前記電流源および前記負゛荷
の各他端と共に、電源他端部に接続した構成のカレント
ミラー回路であシ、これにより、低電流増幅率トランジ
スタを用いて、カレントミラー比の改善されたものが得
られる。
ースを共通接続し、それぞれのエミッタを、抵抗を介し
て、電源一端部に接続し、前記第1、第2トランジスタ
の共通ベースに第3トランジスタのエミッタを接続し、
前記第1トランジスタのコレクタに接続し、前記第1ト
ランジスタのコレクタ側を負荷に接続し、かつ、前記第
3トランジスタのコレクタに逆極性の第4トランジスタ
のエミッタを接続し、前記第4トランジスタのベース會
前記第2トランジスタのコレクタに接続L、前記第4ト
ランジスタのコレクタを、前記電流源および前記負゛荷
の各他端と共に、電源他端部に接続した構成のカレント
ミラー回路であシ、これにより、低電流増幅率トランジ
スタを用いて、カレントミラー比の改善されたものが得
られる。
第2図に、本発明によるカレントミラー回路の実施例を
示す。第2図において、本発明回路は第1図の構成に対
して、PNP)ランジスタ24を追加接続した回路構成
である。第1図のPNP)ランジスタ1,2.3は、第
2図ではPNP )ランジスク21,22.23に対応
し、抵抗4.6は25.26に対応する。なお、第1図
中、27は電流源、28は負荷であシ、電源の一端が正
電源(Vcc)に、他端が接地(GN D )または負
電源(VgE)に、それぞれ、接続されている。第2図
ニ於テ、PNP )ランジスタ23のコレクタにPNP
トランジスタ24のエミッタを接続し、トランジスタ2
4のべ〜スをPNPトランジスタ22のコレクタ及び負
荷28に接続し、トランジスタ・24のコレクタを接地
あるいは負電源(−VgE)端子に接続することによシ
、電流源27の吸入電流Io は、トランジスタ22の
コレクタ側にミラーされ、負荷28に対して工0の電流
が供給される。 ′ このIDとIOとの関係は、カレントミラー比として、
次式で表わされる。
示す。第2図において、本発明回路は第1図の構成に対
して、PNP)ランジスタ24を追加接続した回路構成
である。第1図のPNP)ランジスタ1,2.3は、第
2図ではPNP )ランジスク21,22.23に対応
し、抵抗4.6は25.26に対応する。なお、第1図
中、27は電流源、28は負荷であシ、電源の一端が正
電源(Vcc)に、他端が接地(GN D )または負
電源(VgE)に、それぞれ、接続されている。第2図
ニ於テ、PNP )ランジスタ23のコレクタにPNP
トランジスタ24のエミッタを接続し、トランジスタ2
4のべ〜スをPNPトランジスタ22のコレクタ及び負
荷28に接続し、トランジスタ・24のコレクタを接地
あるいは負電源(−VgE)端子に接続することによシ
、電流源27の吸入電流Io は、トランジスタ22の
コレクタ側にミラーされ、負荷28に対して工0の電流
が供給される。 ′ このIDとIOとの関係は、カレントミラー比として、
次式で表わされる。
第3図に実線で式(2)の関係を表わした。第3図中の
破線特性は第1図の従来例のものであり、同図よシ、低
電流増幅率の領域でも、カレントミ7−比の低下が少な
い。
破線特性は第1図の従来例のものであり、同図よシ、低
電流増幅率の領域でも、カレントミ7−比の低下が少な
い。
発明の効果
本発明のカレントミラー回路のカレントミラー比が従来
のカレントミラー比に対して電流増幅率の低いところで
大幅に改善されていることがわがる。尚、本発明のPN
P トランジスタとNPN)ランジスタを置き換え、電
流源及び負荷の極性を反転させることによシ、同様に極
性の異なるカレントミラー回路を作成することも可能で
ある。
のカレントミラー比に対して電流増幅率の低いところで
大幅に改善されていることがわがる。尚、本発明のPN
P トランジスタとNPN)ランジスタを置き換え、電
流源及び負荷の極性を反転させることによシ、同様に極
性の異なるカレントミラー回路を作成することも可能で
ある。
第1図は、カレントミラー回路の従来例回路図、第2図
は本発明によるカレントミラー回路図、第3図はトラン
ジスタの電流増幅率とカレントミラー比の関係を従来例
と本発明について表わした特性図である。 1.2,3,21.22,23.24・・・・・・PN
Pトランジスタ、4,5,25.26・・・・・・抵抗
、6゜27・・・・・・電流源、7,28・・・・・・
負荷。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第
3 図 1己う青し1曽@単hFt=
は本発明によるカレントミラー回路図、第3図はトラン
ジスタの電流増幅率とカレントミラー比の関係を従来例
と本発明について表わした特性図である。 1.2,3,21.22,23.24・・・・・・PN
Pトランジスタ、4,5,25.26・・・・・・抵抗
、6゜27・・・・・・電流源、7,28・・・・・・
負荷。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第
3 図 1己う青し1曽@単hFt=
Claims (1)
- 第1トランジスタと第2トランジスタの各ベースを共通
接続し、それぞれのエミッタを抵抗を介して電源一端部
に接続し、前記第1.第2トランジスタの共通ベースに
第3トランジスタのエミッタを接続し、前記第3トラン
ジスタのベースを前記第1トランジスタのコレクタに接
続し、前記第1トランジスタのコレクタ側を電流源に接
続し、前記第2トランジスタのコレクタ側を負荷に接続
し、かつ、前記第3トランジスタのコレクタに逆極性の
第4トランジスタのエミッタを接続し、前記第4トラン
ジスタのベースを前記第2トランジスタのコレクタに接
続し、前記第4トランジスタのコレクタを、前記電流源
および前記負荷の各他端と共に電源他端部に接続した構
成のカレントミラー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59030517A JPS60174506A (ja) | 1984-02-20 | 1984-02-20 | カレントミラ−回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59030517A JPS60174506A (ja) | 1984-02-20 | 1984-02-20 | カレントミラ−回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60174506A true JPS60174506A (ja) | 1985-09-07 |
Family
ID=12305997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59030517A Pending JPS60174506A (ja) | 1984-02-20 | 1984-02-20 | カレントミラ−回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60174506A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5155429A (en) * | 1990-01-29 | 1992-10-13 | Mitsubishi Denki Kabushiki Kaisha | Threshold voltage generating circuit |
-
1984
- 1984-02-20 JP JP59030517A patent/JPS60174506A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5155429A (en) * | 1990-01-29 | 1992-10-13 | Mitsubishi Denki Kabushiki Kaisha | Threshold voltage generating circuit |
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