JPS60174506A - カレントミラ−回路 - Google Patents
カレントミラ−回路Info
- Publication number
- JPS60174506A JPS60174506A JP59030517A JP3051784A JPS60174506A JP S60174506 A JPS60174506 A JP S60174506A JP 59030517 A JP59030517 A JP 59030517A JP 3051784 A JP3051784 A JP 3051784A JP S60174506 A JPS60174506 A JP S60174506A
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- JP
- Japan
- Prior art keywords
- transistor
- current
- collector
- current mirror
- load
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカレントミラー回路に関する。 −従来例の構
成とその問題点 第１図に、従来使用されているカレントミラー回路の例
を示す。ＰＮＰ トランジスタ１．２のベースを共通接
続し、これにＰＮＰ ）ランジスタ３のエミッタを接続
し、また、トランジスタ１，２の各エミッタ側は抵抗４
．６を接続し、トランジスタ３のベースをトランジスタ
１のコレクタと共に電流＃６に接続し、トランジスタ２
のコレクタに負荷７を接続し、トランジスタ３のコレク
タを、電流源６および負荷７の他端と共にアース点（Ｇ
ＮＤ）あるいは負電源端子（−ｖＥＥ）に接続し、抵抗
４．６の他端を電源８の正極端子（Ｖｃｃ）に接続する
ことにより、電流源６の吸入電流よりは、トランジスタ
２のコレクタにミラー電流ＩＯとして出力きれ、負荷７
に供給される。このＩＤとＩＯの関係は、 １＋□ ｈｒｘ（１＋ｈ＋ｉ：） ゛但し、ｈｒＥはＰＮＰ ）ランジスタの電流増幅率で
あり、また、トランジスタ１．２．３のｈｙＥを同一と
仮定した。第１図示の従来例構成では、トランジスタの
電流増幅率ｈｙＥが１０以下になるとカレントミラー比
が急激に悪くなる。
成とその問題点 第１図に、従来使用されているカレントミラー回路の例
を示す。ＰＮＰ トランジスタ１．２のベースを共通接
続し、これにＰＮＰ ）ランジスタ３のエミッタを接続
し、また、トランジスタ１，２の各エミッタ側は抵抗４
．６を接続し、トランジスタ３のベースをトランジスタ
１のコレクタと共に電流＃６に接続し、トランジスタ２
のコレクタに負荷７を接続し、トランジスタ３のコレク
タを、電流源６および負荷７の他端と共にアース点（Ｇ
ＮＤ）あるいは負電源端子（−ｖＥＥ）に接続し、抵抗
４．６の他端を電源８の正極端子（Ｖｃｃ）に接続する
ことにより、電流源６の吸入電流よりは、トランジスタ
２のコレクタにミラー電流ＩＯとして出力きれ、負荷７
に供給される。このＩＤとＩＯの関係は、 １＋□ ｈｒｘ（１＋ｈ＋ｉ：） ゛但し、ｈｒＥはＰＮＰ ）ランジスタの電流増幅率で
あり、また、トランジスタ１．２．３のｈｙＥを同一と
仮定した。第１図示の従来例構成では、トランジスタの
電流増幅率ｈｙＥが１０以下になるとカレントミラー比
が急激に悪くなる。
発明の目的
本発明はトランジスタ１個を追加するだけで、電流増幅
率の低下に伴うカレントミラー比の低下を改善し、カレ
ントミラー比のすぐれたカレントミラー回路を提供する
ものである。
率の低下に伴うカレントミラー比の低下を改善し、カレ
ントミラー比のすぐれたカレントミラー回路を提供する
ものである。
発明の構成
本発明は、第１トランジスタと第２トランジスタの各ベ
ースを共通接続し、それぞれのエミッタを、抵抗を介し
て、電源一端部に接続し、前記第１、第２トランジスタ
の共通ベースに第３トランジスタのエミッタを接続し、
前記第１トランジスタのコレクタに接続し、前記第１ト
ランジスタのコレクタ側を負荷に接続し、かつ、前記第
３トランジスタのコレクタに逆極性の第４トランジスタ
のエミッタを接続し、前記第４トランジスタのベース會
前記第２トランジスタのコレクタに接続Ｌ、前記第４ト
ランジスタのコレクタを、前記電流源および前記負゛荷
の各他端と共に、電源他端部に接続した構成のカレント
ミラー回路であシ、これにより、低電流増幅率トランジ
スタを用いて、カレントミラー比の改善されたものが得
られる。
ースを共通接続し、それぞれのエミッタを、抵抗を介し
て、電源一端部に接続し、前記第１、第２トランジスタ
の共通ベースに第３トランジスタのエミッタを接続し、
前記第１トランジスタのコレクタに接続し、前記第１ト
ランジスタのコレクタ側を負荷に接続し、かつ、前記第
３トランジスタのコレクタに逆極性の第４トランジスタ
のエミッタを接続し、前記第４トランジスタのベース會
前記第２トランジスタのコレクタに接続Ｌ、前記第４ト
ランジスタのコレクタを、前記電流源および前記負゛荷
の各他端と共に、電源他端部に接続した構成のカレント
ミラー回路であシ、これにより、低電流増幅率トランジ
スタを用いて、カレントミラー比の改善されたものが得
られる。
第２図に、本発明によるカレントミラー回路の実施例を
示す。第２図において、本発明回路は第１図の構成に対
して、ＰＮＰ）ランジスタ２４を追加接続した回路構成
である。第１図のＰＮＰ）ランジスタ１，２．３は、第
２図ではＰＮＰ ）ランジスク２１，２２．２３に対応
し、抵抗４．６は２５．２６に対応する。なお、第１図
中、２７は電流源、２８は負荷であシ、電源の一端が正
電源（Ｖｃｃ）に、他端が接地（ＧＮ Ｄ ）または負
電源（ＶｇＥ）に、それぞれ、接続されている。第２図
ニ於テ、ＰＮＰ ）ランジスタ２３のコレクタにＰＮＰ
トランジスタ２４のエミッタを接続し、トランジスタ２
４のべ〜スをＰＮＰトランジスタ２２のコレクタ及び負
荷２８に接続し、トランジスタ・２４のコレクタを接地
あるいは負電源（−ＶｇＥ）端子に接続することによシ
、電流源２７の吸入電流Ｉｏ は、トランジスタ２２の
コレクタ側にミラーされ、負荷２８に対して工０の電流
が供給される。 ′ このＩＤとＩＯとの関係は、カレントミラー比として、
次式で表わされる。
示す。第２図において、本発明回路は第１図の構成に対
して、ＰＮＰ）ランジスタ２４を追加接続した回路構成
である。第１図のＰＮＰ）ランジスタ１，２．３は、第
２図ではＰＮＰ ）ランジスク２１，２２．２３に対応
し、抵抗４．６は２５．２６に対応する。なお、第１図
中、２７は電流源、２８は負荷であシ、電源の一端が正
電源（Ｖｃｃ）に、他端が接地（ＧＮ Ｄ ）または負
電源（ＶｇＥ）に、それぞれ、接続されている。第２図
ニ於テ、ＰＮＰ ）ランジスタ２３のコレクタにＰＮＰ
トランジスタ２４のエミッタを接続し、トランジスタ２
４のべ〜スをＰＮＰトランジスタ２２のコレクタ及び負
荷２８に接続し、トランジスタ・２４のコレクタを接地
あるいは負電源（−ＶｇＥ）端子に接続することによシ
、電流源２７の吸入電流Ｉｏ は、トランジスタ２２の
コレクタ側にミラーされ、負荷２８に対して工０の電流
が供給される。 ′ このＩＤとＩＯとの関係は、カレントミラー比として、
次式で表わされる。
第３図に実線で式（２）の関係を表わした。第３図中の
破線特性は第１図の従来例のものであり、同図よシ、低
電流増幅率の領域でも、カレントミ７−比の低下が少な
い。
破線特性は第１図の従来例のものであり、同図よシ、低
電流増幅率の領域でも、カレントミ７−比の低下が少な
い。
発明の効果
本発明のカレントミラー回路のカレントミラー比が従来
のカレントミラー比に対して電流増幅率の低いところで
大幅に改善されていることがわがる。尚、本発明のＰＮ
Ｐ トランジスタとＮＰＮ）ランジスタを置き換え、電
流源及び負荷の極性を反転させることによシ、同様に極
性の異なるカレントミラー回路を作成することも可能で
ある。
のカレントミラー比に対して電流増幅率の低いところで
大幅に改善されていることがわがる。尚、本発明のＰＮ
Ｐ トランジスタとＮＰＮ）ランジスタを置き換え、電
流源及び負荷の極性を反転させることによシ、同様に極
性の異なるカレントミラー回路を作成することも可能で
ある。
第１図は、カレントミラー回路の従来例回路図、第２図
は本発明によるカレントミラー回路図、第３図はトラン
ジスタの電流増幅率とカレントミラー比の関係を従来例
と本発明について表わした特性図である。 １．２，３，２１．２２，２３．２４・・・・・・ＰＮ
Ｐトランジスタ、４，５，２５．２６・・・・・・抵抗
、６゜２７・・・・・・電流源、７，２８・・・・・・
負荷。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
３ 図 １己う青し１曽＠単ｈＦｔ＝
は本発明によるカレントミラー回路図、第３図はトラン
ジスタの電流増幅率とカレントミラー比の関係を従来例
と本発明について表わした特性図である。 １．２，３，２１．２２，２３．２４・・・・・・ＰＮ
Ｐトランジスタ、４，５，２５．２６・・・・・・抵抗
、６゜２７・・・・・・電流源、７，２８・・・・・・
負荷。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
３ 図 １己う青し１曽＠単ｈＦｔ＝
Claims (1)
- 第１トランジスタと第２トランジスタの各ベースを共通
接続し、それぞれのエミッタを抵抗を介して電源一端部
に接続し、前記第１．第２トランジスタの共通ベースに
第３トランジスタのエミッタを接続し、前記第３トラン
ジスタのベースを前記第１トランジスタのコレクタに接
続し、前記第１トランジスタのコレクタ側を電流源に接
続し、前記第２トランジスタのコレクタ側を負荷に接続
し、かつ、前記第３トランジスタのコレクタに逆極性の
第４トランジスタのエミッタを接続し、前記第４トラン
ジスタのベースを前記第２トランジスタのコレクタに接
続し、前記第４トランジスタのコレクタを、前記電流源
および前記負荷の各他端と共に電源他端部に接続した構
成のカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030517A JPS60174506A (ja) | 1984-02-20 | 1984-02-20 | カレントミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030517A JPS60174506A (ja) | 1984-02-20 | 1984-02-20 | カレントミラ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60174506A true JPS60174506A (ja) | 1985-09-07 |
Family
ID=12305997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030517A Pending JPS60174506A (ja) | 1984-02-20 | 1984-02-20 | カレントミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60174506A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155429A (en) * | 1990-01-29 | 1992-10-13 | Mitsubishi Denki Kabushiki Kaisha | Threshold voltage generating circuit |
-
1984
- 1984-02-20 JP JP59030517A patent/JPS60174506A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155429A (en) * | 1990-01-29 | 1992-10-13 | Mitsubishi Denki Kabushiki Kaisha | Threshold voltage generating circuit |
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