JPS6017176B2 - 結合回路 - Google Patents
結合回路Info
- Publication number
- JPS6017176B2 JPS6017176B2 JP12309577A JP12309577A JPS6017176B2 JP S6017176 B2 JPS6017176 B2 JP S6017176B2 JP 12309577 A JP12309577 A JP 12309577A JP 12309577 A JP12309577 A JP 12309577A JP S6017176 B2 JPS6017176 B2 JP S6017176B2
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- Japan
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- circuit
- input signal
- photocoupler
- circuits
- light emitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/38—One-way transmission networks, i.e. unilines
Landscapes
- Electronic Switches (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
この発明は、入力信号源と主回路とをフオトカプラによ
り電気的に分離を行なうように構成した結合回路に関し
、特にサージ電圧等による誤動作を防止する手段が横じ
られた結合回路に関するものである。
り電気的に分離を行なうように構成した結合回路に関し
、特にサージ電圧等による誤動作を防止する手段が横じ
られた結合回路に関するものである。
従来、フオトカプラを使用し、入力信号源と主回路とを
電気的に分離を行なうよう機成された回路として第１図
に示すような回路方式が一般的に使用されていた。
電気的に分離を行なうよう機成された回路として第１図
に示すような回路方式が一般的に使用されていた。
第１図において、１は入力信号源、、 ２は主回路であ
り、フオトカプラ３を介して結合されている。この入力
信号源１は直流電源１１、入力信号用のパルスを発生す
るパルス発生器１２、ＮＰＮトランジスタＱ，及び抵抗
Ｒ．からなり、ＮＰＮトランジスタＱ，のェミツタが直
流電源１１を介して端子１３に、コレクタが抵抗Ｒ，を
介して端子１４に、ベースがパルス発生器１２に夫々接
続された構成になっている。また、主回路２は抵抗Ｒ２
，Ｒ３、ＮＰＮトランジスタＱ２及びその他の回路要素
からなり、ＮＰＮトランジスタＱ２のベース、コレクタ
間に抵抗Ｒ２，Ｒ３が直列接続され、コレクタが次段へ
信号を出力する端子２１に接続され、ェミッタが端子２
２に、抵抗Ｒ２及びＲ３の接続点が端子２３に夫々接続
された構成になっている。なお、端子２１と２２との間
には主回路２の電源が接続されることになる。さらに、
フオトカプラ３は発光ダイオードＤ，などからある発光
素子及びフオトトランジスタＱ３などからなる受光素子
からなり、発光ダイオードＤ，の陽極が端子１３に、陰
極が端子１４に夫々接続され、フオトトランジスタＱの
コレクタがＮＰＮトランジスタＱ２のベースに、エミツ
タがトランジスタＱ２のェミッタに夫々接続された構成
をしている。なお、コンデンサＣ，は入力信号源１と主
回路２との間に存在する浮遊容量を示している。この第
１図の如き構成をした従来回路は、入力信号源１からの
入力信号に応動してフオトカプラ３が作動し、さらに主
回路２のトランジスタＱ２がオン、オフ動作を行ない、
端子２１より主回路２の次段の回路へ信号を伝達するよ
うにした回路である。以下に、この従来回路の動作を詳
細に説明する。
り、フオトカプラ３を介して結合されている。この入力
信号源１は直流電源１１、入力信号用のパルスを発生す
るパルス発生器１２、ＮＰＮトランジスタＱ，及び抵抗
Ｒ．からなり、ＮＰＮトランジスタＱ，のェミツタが直
流電源１１を介して端子１３に、コレクタが抵抗Ｒ，を
介して端子１４に、ベースがパルス発生器１２に夫々接
続された構成になっている。また、主回路２は抵抗Ｒ２
，Ｒ３、ＮＰＮトランジスタＱ２及びその他の回路要素
からなり、ＮＰＮトランジスタＱ２のベース、コレクタ
間に抵抗Ｒ２，Ｒ３が直列接続され、コレクタが次段へ
信号を出力する端子２１に接続され、ェミッタが端子２
２に、抵抗Ｒ２及びＲ３の接続点が端子２３に夫々接続
された構成になっている。なお、端子２１と２２との間
には主回路２の電源が接続されることになる。さらに、
フオトカプラ３は発光ダイオードＤ，などからある発光
素子及びフオトトランジスタＱ３などからなる受光素子
からなり、発光ダイオードＤ，の陽極が端子１３に、陰
極が端子１４に夫々接続され、フオトトランジスタＱの
コレクタがＮＰＮトランジスタＱ２のベースに、エミツ
タがトランジスタＱ２のェミッタに夫々接続された構成
をしている。なお、コンデンサＣ，は入力信号源１と主
回路２との間に存在する浮遊容量を示している。この第
１図の如き構成をした従来回路は、入力信号源１からの
入力信号に応動してフオトカプラ３が作動し、さらに主
回路２のトランジスタＱ２がオン、オフ動作を行ない、
端子２１より主回路２の次段の回路へ信号を伝達するよ
うにした回路である。以下に、この従来回路の動作を詳
細に説明する。
先ず、入力信号源１のパルス発生器１２からトランジス
タＱ，のベースに入力信号パルスが供給されトランジス
タＱ，が導適状態になる。これにともない、端子１３，
１４間に直流電源１１により直流電圧が印加され、フオ
トカプラ３を構成する発光ダィオ−ドＤ，に電源１１か
らトランジスタＱ，及び抵抗Ｒ，を介して信号電流が流
れることになる。従って、発光ダイオードＤ，が発光し
、フオトトランジスタＱが導適する。このため、主回路
２において抵抗又３を介して供給されていたトランジス
タＱ２のベース電流が流れなくなり、抵抗Ｒ２を介して
端子２１から次段の回路へ信号を伝達することになる。
これが従来回路の正常動作である。ところが、この様な
従来回路においては、パルス発生器１２から入力信号パ
ルスが供給されず、トランジスタＱ，がオフ状態、即ち
直流電源１１からフオトカブラ３の発光ダイオードＤ，
に信号電流が供給されない状態の時でも、第１図に示す
様に直流電源１１側が正、主回路２の端子２２及び２３
側が負の極性で、入力信号源１と主回路２との間にＶｐ
の様な立上りの早いサージ電圧が印加された場合には、
フオトトランジスタＱ３が誤動作し、いまらくの間オン
状態になってしまうという不都合が生じる。
タＱ，のベースに入力信号パルスが供給されトランジス
タＱ，が導適状態になる。これにともない、端子１３，
１４間に直流電源１１により直流電圧が印加され、フオ
トカプラ３を構成する発光ダィオ−ドＤ，に電源１１か
らトランジスタＱ，及び抵抗Ｒ，を介して信号電流が流
れることになる。従って、発光ダイオードＤ，が発光し
、フオトトランジスタＱが導適する。このため、主回路
２において抵抗又３を介して供給されていたトランジス
タＱ２のベース電流が流れなくなり、抵抗Ｒ２を介して
端子２１から次段の回路へ信号を伝達することになる。
これが従来回路の正常動作である。ところが、この様な
従来回路においては、パルス発生器１２から入力信号パ
ルスが供給されず、トランジスタＱ，がオフ状態、即ち
直流電源１１からフオトカブラ３の発光ダイオードＤ，
に信号電流が供給されない状態の時でも、第１図に示す
様に直流電源１１側が正、主回路２の端子２２及び２３
側が負の極性で、入力信号源１と主回路２との間にＶｐ
の様な立上りの早いサージ電圧が印加された場合には、
フオトトランジスタＱ３が誤動作し、いまらくの間オン
状態になってしまうという不都合が生じる。
下記に、フオトトランジス夕Ｑ３の誤動作の内容とその
原因について説明する。第１図に示すように、入力信号
源１と主回路２との間の完全な電気的分離を目的として
フオトカプラ３により接続した構成の回路においては、
両回路間の浮遊容量Ｃ，を出来るだけ小さくすることが
必要である。
原因について説明する。第１図に示すように、入力信号
源１と主回路２との間の完全な電気的分離を目的として
フオトカプラ３により接続した構成の回路においては、
両回路間の浮遊容量Ｃ，を出来るだけ小さくすることが
必要である。
なぜなら、両回路間に高いサージ電圧が印加されたとき
、上記浮遊容量Ｃ，を通して入力側の入力信号源１から
出力側の主回路２に電流が流れ込むため、入力側の前段
に接続されることの多いＩＣの制御回路が誤動作したり
、出力側の回路を構成しているトランジスタなどが誤動
作するからである。ところで、第１図の従来回路の浮遊
容量Ｃ，は、フオトカプラ３の入出力間容量、入力信号
源１を構成する抵抗、トランジスタ、配線などの回路部
品と主回路２側の回路部品との間に存在する浮遊容量な
どを総合したものを示している。
、上記浮遊容量Ｃ，を通して入力側の入力信号源１から
出力側の主回路２に電流が流れ込むため、入力側の前段
に接続されることの多いＩＣの制御回路が誤動作したり
、出力側の回路を構成しているトランジスタなどが誤動
作するからである。ところで、第１図の従来回路の浮遊
容量Ｃ，は、フオトカプラ３の入出力間容量、入力信号
源１を構成する抵抗、トランジスタ、配線などの回路部
品と主回路２側の回路部品との間に存在する浮遊容量な
どを総合したものを示している。
しかし、一般的に現在市販されているフオトカプラの入
出力間容量は０．かＦ程度と非常に小さいので、ほとん
ど無視でき、そのほとんどが両回路の回路部品間の浮遊
容量から成るものである。また、近来すべての回路を小
形にし、高密度実装する傾向にあるため、この従来回路
においては両回路の回路部品間が接近し、ほぼ５〜ｌｏ
ｐＦ程度の浮遊容量が必ず存在することになり、これを
除去することは非常に難しくなっている。このような浮
遊容量Ｃ，が主回路２と入力信号源１の端子１４との間
に存在する状態において、上述した様な立上りの早いサ
ージ電圧が、入力信号源１と主回路２との間に印加され
た場合、入力信号源１のトランジスタＱ，が逆耐圧とな
るため、浮遊容量Ｃ，がバイパス経路となり、第１図に
矢印Ａで示す様に、端子１３から、発光ダイオードＤ，
、端子１４または抵抗Ｒ，、浮遊容量Ｃ，を通る経路で
リーグ電流ｉ，が流れ、発光ダイオードＤ，に信号電流
が流れたことになる。このリーク電流ｉ，は、浮遊容量
Ｃ，を約ｌｏｐＦ程度とし、サージ電圧の立上がり時の
電圧上昇率を約１００〜５００Ｖ′仏ｓ程度としたとき
数肌Ａとなり、今日一般的に用いられるようになった高
感度なフオトカプラでは簡単にオン状態となってしまう
。これが従来回路の誤動作の説明である。なお、この誤
動作は、主回路２の端子２２，２３間に交流２００Ｖ程
度の電源を接続した際に頻繁に起こっていた。以上のよ
うに、フオトカプラを使用して入力信号源と主回路とを
電気的に分離して結合する結合回路において、両回路間
に印加されるサージ電圧により誤動作するということは
非常に大きな欠点である。この発明は上記欠点に鑑みな
されたものであり、フオトカブラを介して２つの回路を
結合する結合回路において、サージ電圧による誤動作を
防止する手段を綴じた結合回路を提供することを目的と
する。
出力間容量は０．かＦ程度と非常に小さいので、ほとん
ど無視でき、そのほとんどが両回路の回路部品間の浮遊
容量から成るものである。また、近来すべての回路を小
形にし、高密度実装する傾向にあるため、この従来回路
においては両回路の回路部品間が接近し、ほぼ５〜ｌｏ
ｐＦ程度の浮遊容量が必ず存在することになり、これを
除去することは非常に難しくなっている。このような浮
遊容量Ｃ，が主回路２と入力信号源１の端子１４との間
に存在する状態において、上述した様な立上りの早いサ
ージ電圧が、入力信号源１と主回路２との間に印加され
た場合、入力信号源１のトランジスタＱ，が逆耐圧とな
るため、浮遊容量Ｃ，がバイパス経路となり、第１図に
矢印Ａで示す様に、端子１３から、発光ダイオードＤ，
、端子１４または抵抗Ｒ，、浮遊容量Ｃ，を通る経路で
リーグ電流ｉ，が流れ、発光ダイオードＤ，に信号電流
が流れたことになる。このリーク電流ｉ，は、浮遊容量
Ｃ，を約ｌｏｐＦ程度とし、サージ電圧の立上がり時の
電圧上昇率を約１００〜５００Ｖ′仏ｓ程度としたとき
数肌Ａとなり、今日一般的に用いられるようになった高
感度なフオトカプラでは簡単にオン状態となってしまう
。これが従来回路の誤動作の説明である。なお、この誤
動作は、主回路２の端子２２，２３間に交流２００Ｖ程
度の電源を接続した際に頻繁に起こっていた。以上のよ
うに、フオトカプラを使用して入力信号源と主回路とを
電気的に分離して結合する結合回路において、両回路間
に印加されるサージ電圧により誤動作するということは
非常に大きな欠点である。この発明は上記欠点に鑑みな
されたものであり、フオトカブラを介して２つの回路を
結合する結合回路において、サージ電圧による誤動作を
防止する手段を綴じた結合回路を提供することを目的と
する。
以下、図面に基づいてこの発明を詳しく説明する。
第２図は、この発明による結合回路の一実施例を示す回
路である。
路である。
図中、第１図と同一または相当部分には同一符号が付し
てある。この実施例回路は入力信号源１、主回路２、フ
オトカプラ３及びバイパス回路４からなり、第１図に示
した従路回路の発光ダイオード○，にバイパス回路４を
並列接続した構成となっており、このバイパス回路４に
より上述したサージ電圧に伴なうリーク電流ｉ，を通過
できるようにしたものである。具体的にこの実施例回路
におけるバイパス回路４は、抵抗Ｒ４とコンデンサＣ２
との並列回路からなる。なお、コンデンサＣ２の容量は
浮遊容量Ｃ，より十分大きく設定されている。この第２
図の如く構成された実施例回路に、上述の如き入力信号
源１側が正、主回路２側が負となるような立上がりの早
いサージ電圧Ｖｐが印加されたときの動作を説明する。
てある。この実施例回路は入力信号源１、主回路２、フ
オトカプラ３及びバイパス回路４からなり、第１図に示
した従路回路の発光ダイオード○，にバイパス回路４を
並列接続した構成となっており、このバイパス回路４に
より上述したサージ電圧に伴なうリーク電流ｉ，を通過
できるようにしたものである。具体的にこの実施例回路
におけるバイパス回路４は、抵抗Ｒ４とコンデンサＣ２
との並列回路からなる。なお、コンデンサＣ２の容量は
浮遊容量Ｃ，より十分大きく設定されている。この第２
図の如く構成された実施例回路に、上述の如き入力信号
源１側が正、主回路２側が負となるような立上がりの早
いサージ電圧Ｖｐが印加されたときの動作を説明する。
先ず、両回路１，２間に上述のサージ電圧Ｖｐが印加さ
れた場合、入力信号源１から浮遊容量Ｃ，を介して主回
路２側へりーク電流ｉ，が流れようとする。このとき、
このリーク電流ｊ，はｔ第２図に矢印Ｂで示す様に、端
子１３から、発光ダイオードＤ，よりインピーダンスが
小さいコンデンサＣ２、端子１４または抵抗Ｒ，、及び
浮遊容量Ｃ，を通る経路で流れる。従って、リーク電流
ｉ，が流れることによりコンデンサＣ２が充電された場
合においても、コンデンサＣ２の端子電圧、即ち発光ダ
イオードＤ，の両端に印加される電圧が、発光ダイオー
ドＤ，のスレッショルド電圧以下となる様に、バイパス
回路４のコンデンサＣ２及び抵抗Ｒ４の回路定数を定め
ておけばよい。この様にして、この実施例回路に立上が
りの早いサージ電圧が印加された場合でも、発光ダイオ
ードＤ，には信号電流が流れないことになり、フオトカ
プラ３の誤動作を防止することができる。なお、この実
施例回路の通常動作は、先ずパルス発生器１２から入力
信号パルスが発生し、トランジスタＱ，が導通状態とな
り、直流電源１１の電圧が発光ダイオードＤ，に印加さ
れる。
れた場合、入力信号源１から浮遊容量Ｃ，を介して主回
路２側へりーク電流ｉ，が流れようとする。このとき、
このリーク電流ｊ，はｔ第２図に矢印Ｂで示す様に、端
子１３から、発光ダイオードＤ，よりインピーダンスが
小さいコンデンサＣ２、端子１４または抵抗Ｒ，、及び
浮遊容量Ｃ，を通る経路で流れる。従って、リーク電流
ｉ，が流れることによりコンデンサＣ２が充電された場
合においても、コンデンサＣ２の端子電圧、即ち発光ダ
イオードＤ，の両端に印加される電圧が、発光ダイオー
ドＤ，のスレッショルド電圧以下となる様に、バイパス
回路４のコンデンサＣ２及び抵抗Ｒ４の回路定数を定め
ておけばよい。この様にして、この実施例回路に立上が
りの早いサージ電圧が印加された場合でも、発光ダイオ
ードＤ，には信号電流が流れないことになり、フオトカ
プラ３の誤動作を防止することができる。なお、この実
施例回路の通常動作は、先ずパルス発生器１２から入力
信号パルスが発生し、トランジスタＱ，が導通状態とな
り、直流電源１１の電圧が発光ダイオードＤ，に印加さ
れる。
このとき、直流電源１１からの信号電流は、上述のリー
ク電流ｉ，のような瞬時のものとは異なり、連続的なも
のであるため、コンデンサＣ２を充電すると共に発光ダ
イオード○，にも電流が流れることになる。従って、バ
イパス回路４を第１図の従釆回路に付加した際にも正常
動作には影響がないことになる。この第２図に示した実
施例回路では、フオトカプラ３を礎成する受光素子とし
てフオトトランジスタを使用しているが、この発明はこ
れに限られず、フオトサイリス夕を使用してもよい。
ク電流ｉ，のような瞬時のものとは異なり、連続的なも
のであるため、コンデンサＣ２を充電すると共に発光ダ
イオード○，にも電流が流れることになる。従って、バ
イパス回路４を第１図の従釆回路に付加した際にも正常
動作には影響がないことになる。この第２図に示した実
施例回路では、フオトカプラ３を礎成する受光素子とし
てフオトトランジスタを使用しているが、この発明はこ
れに限られず、フオトサイリス夕を使用してもよい。
以上の様に、この発明の結合回路は、第１の回路と第２
の回路とをフオトカプラを介して結合する結合回路にお
いて、フオトカプラを構成する発光素子と並列にサージ
電圧に伴なうサージ電流を通過させるバイパス回路を接
続した構成となっており、簡単な構成によりサージ電圧
による誤動作を防止できる効果がある。
の回路とをフオトカプラを介して結合する結合回路にお
いて、フオトカプラを構成する発光素子と並列にサージ
電圧に伴なうサージ電流を通過させるバイパス回路を接
続した構成となっており、簡単な構成によりサージ電圧
による誤動作を防止できる効果がある。
第１図は、フオトカプラを使用し、２つの回路を電気的
に分離して結合する従釆の結合回路を示す回路図、第２
図は、この発明によりサージ電圧に伴なう誤動作を防止
した結合回路を示す回路図である。 なお、図中、同一部分または相当部分には同一符号を付
してある。１…・・・第１の回路、２…・・・第２の回
路、３・・・…フオトカプラ、４……バイパス回路、Ｄ
，……発光素子。 第１図 第２図
に分離して結合する従釆の結合回路を示す回路図、第２
図は、この発明によりサージ電圧に伴なう誤動作を防止
した結合回路を示す回路図である。 なお、図中、同一部分または相当部分には同一符号を付
してある。１…・・・第１の回路、２…・・・第２の回
路、３・・・…フオトカプラ、４……バイパス回路、Ｄ
，……発光素子。 第１図 第２図
Claims (1)
- １ 第１の回路と第２の回路とをフオトカプラを介して
結合する結合回路において、上記第１及び第２の回路間
に印加されるサージ電圧に伴なうサージ電流を通過させ
るコンデンサと抵抗との並列回路からなるバイパス回路
を上記フオトカプラの発光素子に並列接続し、上記コン
デンサの容量を上記第１及び第２の回路間に浮遊する容
量より十分に大きく設定したことを特徴とする結合回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12309577A JPS6017176B2 (ja) | 1977-10-13 | 1977-10-13 | 結合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12309577A JPS6017176B2 (ja) | 1977-10-13 | 1977-10-13 | 結合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5455346A JPS5455346A (en) | 1979-05-02 |
| JPS6017176B2 true JPS6017176B2 (ja) | 1985-05-01 |
Family
ID=14852071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12309577A Expired JPS6017176B2 (ja) | 1977-10-13 | 1977-10-13 | 結合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017176B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194715A (ja) * | 1987-10-07 | 1989-04-13 | Hitachi Ltd | ソリツドステートリレー |
| JPH0623005Y2 (ja) * | 1988-02-23 | 1994-06-15 | 富士電機株式会社 | フォトカプラ回路 |
| JP2006231911A (ja) * | 2005-01-27 | 2006-09-07 | Seiko Epson Corp | 画素回路、発光装置および電子機器 |
-
1977
- 1977-10-13 JP JP12309577A patent/JPS6017176B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5455346A (en) | 1979-05-02 |
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