JPS6017136B2

JPS6017136B2 - 障害処理方式

Info

Publication number: JPS6017136B2
Application number: JP55078569A
Authority: JP
Inventors: 明男佐々木; 佐孝石川; 和寿源馬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-06-11
Filing date: 1980-06-11
Publication date: 1985-05-01
Also published as: JPS576498A

Description

【発明の詳細な説明】本発明は、障害処理方式に関し、特に高速バッファ記憶
装置に登録されているデータのアドレスを保持するアド
レス・アレイの障害検出指摘方式に関するものである。

情報処理装置においては、演算処理装置から主記憶装置
へのアクセス時間を短縮するために、高速のバッファ記
憶装置を導入し、主記憶装置上の情報の写しをブロック
単位でバッファ記憶装置に転送した後は、そのブロック
へのアクセスを高速バッファ記憶装置に対して行う。第
１図は、主記憶装置とバッファ記憶装置のデータ・ブロ
ックの対応図である。

セット・アソシアティブ方式のバッファ記憶装置では、
先ず第１図に示すように、主記憶装置２０内のデータを
一定数ｎブロックおきに分割するとともに、バッファ記
憶装置３もｎブロックごとに分割する。

バッファ記憶装置３の各ブロックに対応してアドレス・
アレイ（ＡＡ）２が設けられており、アドレス・アレイ
２では１つの分割されたグル−プをカラム（ＣＬＭ）と
呼び、横方向に分割されたグループをロー（ＲＯＷ）と
呼ぶ。主記憶装置２０とバッファ記憶装置３との間のブ
ロック転送は、矢印で示すように、必ず分割された同一
ブロック間で行われ、バッ・フア記憶装置３の対応する
ブロック内の任意のロー（ＲＯＷ）に相当するブロック
に主記憶装置２０のブロック・データが格納される。ア
ドレス・アレイ２には、主記憶装置２０のどのブ。ック
が現在取り込まれているかを示すため、主記憶装置２０
上の実アドレスの一部が記憶される。例えば、バッファ
記憶装置３の１ブロックには、１ふゞィトのデータが格
納され、４つのロー（ＲＯＷ）と１２８のカラム（ＣＬ
Ｍ）から構成される場合には、１６（バイト）×５１２
（エントリー）＝８（Ｋバイト）のメモリ容量がバッフ
ァ記憶装置３に具備されている。第２図は、従来におけ
るアドレス・アレイと高速バッファ記憶装置の読み出し
論理のブロック図であり、第３図は第２図のアドレス・
アレイに登録される一般的なビット構成を示す図である
。第２図において、高速バッファ記憶装置３をアクセス
するアドレス１は、下位の複数ビット６でアドレス・ア
レイ２と高速バッファ記憶装置３のカラム（ＣＬＭ）を
決定し、残りの上位複数ビット５でアドレス・アレイ２
に登録されているアドレスと比較回路４において比較す
る。この比較結果により一致したものがあると、一致し
たロー（ＲＯＷ）を示す線７によって、一致したアドレ
ス・アレイに対応する高速バッファ記憶装置３のデータ
をデータ線８に取り出す。アドレス・アレイ２に登録さ
れる情報単位は、第３図に示すように、上位８ビットと
下位８ビットからなり、ビット１．０〜１．７，ビット
２．０〜２．４はアドレス・ビット、ビットＶは対応す
る高速バッファ記憶のブロックの有効性を示すバリット
・ビット、ビット１．８はアドレス・ビット１．０〜１
．７の／ぐリテイ・ビット、ビット２．８はアドレス・
ビット２．０〜２．４とバリツド・ビットＶに対するパ
リティ・ビットである。

主記憶装置２０の容量が、例えば１８Ｍバイトの場合に
は、これをアドレス指定するため２４ビットのアドレス
が必要となるが、主記憶装置２０から高速バッファ記憶
装置３に、１８ゞィトのデータ・フロツクが１２８力ラ
ム（ＣＬＭ）×４ロー（ＲＯＷ）＝５１２（個）転送さ
れているので、上位７ビットでカラム１２８個をアドレ
スし、下位４ビットでブロック内の１６ゞィトをアドレ
スすれば、１２ビットでデータを読み出すことができる
。

ところで、従来、アドレス・アレイ２の障害検出方法と
しては、第３図に示す登録単位のパリティ・ビット（ビ
ット１．８，２．８）を利用して行っている。すなわち
、アドレスの一部（７ビット）によりカラム（ＣＬＭ）
が指定されたとき、そのカラム（ＣＬＭ）の各ロー（Ｒ
ＯＷ）単位でパリティ・チェックを行うか、あるいは４
ロー（ＲＯＷ）分の１バイト目（ビット１．０〜１．８
を示す）をまとめたものと、４ロー（ＲＯＷ）分の２バ
イト目（ビット２．０〜２．４，Ｖ，２．８を示す）を
まとめたものに対して、それぞれパリティ・チェックを
行っている。

前者は、アドレス・アレイの登録単位ごとにパリティ・
チェックを行い、後者は１カラム（ＣＬＭ）に登録され
ている４ロー（ＲＯＷ）単位でパリティ・チェックを行
う。このようなパリティ・チェックの結果、アドレス・
アレイ２に一時的障害が検出されても、通常はリトライ
機能があるためシステムが停止されることなく、障害情
報をログアウト領域に格納し、処理を続行している。す
なわち、パリティ・ェフーが検出されると、マシン・チ
ェック制御部が起動され、マシン・チェック制御部の制
御によりエラーが検出された時点の情報を主記憶装置に
ログアウトした後、処理を続行しながら、あるいは処理
を完了してから、ｏグアウト情報を取り出して障害時の
ラツチ、レジスタ等の状態を逐次調べている。しかし、
一時的な障害が固定的な障害の前兆であることを考える
と、障害ビットの探索、および障害が発生した素子の交
換はどうしても必要である。従来のログアウト情報は、
前述のように、障害時のレジスタやラッチ等の状態を表
示するのみにとどまり、アドレス・アレイの障害時に、
どのビットが破壊されたかを検出するには、必ずしも十
分な情報でない。このように、従来のアドレス・アレイ
の障害処理方法では、パリティ・チェックをロー（ＲＯ
Ｗ）ごとあるいはバイトごとに行っているだけであり、
障害が検出されても、ロー（ＲＯＷ）のどのビットが壊
れているのか、バイトのどのビットが壊れているのか、
つまり、どのビットが壊れたために障害が検出されたの
か不明であり、したがって障害探索処理に多大な時間を
費やしている。

本発明の目的は、このような従来の問題を解決するため
、ハードウェアを殆んど追加することなく、アドレス・
アＬ／ィの障害ビットを簡単に検出して、アドレス・ア
レイの障害探索時間を短縮することが可能な障害処理方
式を提供することにある。

本発明の障害処理方式は、主記憶装置のデータの写しを
保持する高速バッファ記憶装置、該高速バッファ記憶装
置に登録されているデータの主記憶装置上のアドレスの
一部を保持するアドレス・アレイ、該アドレス・アレイ
の障害を検出する手段を具備する情報処理装置において
、障害が発生したアドレス・アレイの内容の一部を自動
的にビット反転し、ビット反転して得られた内容をアド
レスとして主記憶装置をアクセスし、主記憶装置から読
み出された内容と、障害が検出されたアドレス・アレイ
に対応する高速バッファ記憶装置の内容とを比較し、一
致により障害ビットを検出することを特徴としている。

以下、本発明の実施例を、図面により説明する。第４図
は、本発明の実施例を示すアドレス・アレイのチェック
回路の論理ブロック図である。第４図においては、従来
のアドレス・アレイの読み出し、およびチェック回路に
、障害ロー記憶部１１と障害アドレス・レジスタ１３と
パリティ・エラー発生通知線１４を新しく設ける。アド
レス１の下位部であるカラム・アドレス６を用いてアド
レス・アレイ２の内容および高速バッファ記憶装置３の
内容が読み出され、同時にアドレス・アレイ２の内容が
データ線９を介してパリティ・チェック回路１０１こよ
り検査される。パリティ・チェックの結果、もしパリテ
ィ・エラーが検出されると、パリティ・エラーを引き起
したロー（ＲＯＷ）の値が障害。‐記憶部１１１こ記
憶され、またこの値を用いて線１２で選択することによ
り、パリティ・エラーを含むアドレス・アレイの値が障
害アドレス・レジスタ１３に記憶される。例えば、いま
下位アドレス６で決定されたカラム（ＣＬＭ）に対応す
る４個のロー（ＲＯＷ）に登録されていたデータが比較
回路４に読み出され、パリティ・チェック回路１川こお
いて、各ロー（ＲＯＷ）ごとのパリティ・チェックが行
われた結果、ＲＯＷ０，１，２，３のうち３番目（ＲＯ
Ｗ２）にパリティ・エラーが検出されると、“２”が障
害ロー記憶部１１にセットされる。

そして、４個のアドレス・アレイ２の内容がデータ線９
を介して障害アドレス・レジスタ１３のゲート回路１６
に転送されるが、障害ロー記憶部１１から制御線１２を
介して選択信号“２”が送出されて、ゲート回路１６で
３番目のＲＯＷ２に該当するアドレス・データのみが選
択されるため、このデータが障害アドレス・レジス夕１
３にセットされることになる。また、パリティ・チェッ
ク回路１０でパリティ・エラーが検出されると、パリテ
ィ・エラー通知線１４を介してアドレス・ゲートに制御
信号が送出されるため、アドレス１の更新は抑止される
。

さらに、パリティ・エラー通知線１４は、中央処理装置
のマシン・チェック制御部にも制御信号を送出するので
、マシン・チェック制御部は中央処理装置における進行
中の処理を停止し、マシン・チェック処理に移る。第５
図は、本発明の実施例を示す障害処理方式のマシン・チ
ェック処理のフロー・チャートであり、第６図は第５図
におけるマージ動作の具体的説明図である。

パリティ．・エラー通知線１４を介してマシン・チェッ
ク制御部にマシン・チェックの通知が行われると、マシ
ン・チェック制御部はマシン・チェック処理のために用
意されたマイクロ・プログラム・ルーチンへ制御をを移
し、障害解析をマイクロ・プログラムの制御のもとで行
う。

先ず、マイクロ・プログラムは、第６図に示すように、
障害発生時にアドレス・アレイ２と高速バッファ記憶装
置３をアクセスしたアドレス１のうちの下位部分のカラ
ム・アドレス部６と、障害アドレス・レジスタ１３に保
持されているアドレス・アレイ２の内容、つまり登録単
位の上位部分のアドレスとをマージすることにより、Ｍ
Ｓアクセス・アドレス１５を生成する。

障害アドレス・レジスタ１３に保持されている上位部分
のアドレスはパリティ・エラーを引き起した内容であり
、したがってその内容にもとづいて生成されたＭＳアク
セス・アドレス１５は明らかに上位部分に１ビットの誤
りを含んでいる。マイクロ・プログラムは、第５図に示
すように、ステップ１０１で障害発生時の内容を保持し
ているアドレスの下位部分と障害アドレス・レジスタの
内容をマージした後、マージして作成されたＭＳアクセ
ス・アドレスの上位１３ビット（ビット１．０〜２．４
）を順次上方から取り出すため、ステップ１０２でビッ
ト０〜１２を確認し、ステップ１０３で先ず最上位の１
ビットを反転する。

次に、ステップ１０４で、１ビット反転して作られたア
ドレスを使って、主記憶装置の１ブロックを読み出す。
一方、ステップ１０５で、障害時に記憶されているカラ
ム・アドレスおよびローの値を用いて、障害を起したア
ドレス・アレイのブロックに対応する高速バッファ記憶
装置の１ブロックを読み出す。

すなわち、第４図において、アドレス１の下位部分であ
るカラム・アドレス部６を用いて、バッファ記憶装置３
から４個のロー（ＲＯＷ）のデータが読み出されたとき
、障害ロ−記憶部１１の内容に一致する。一（ＲＯＷ）
のみを選択することにより、障害ロー（ＲＯＷ）に対応
するブロック・データをデータ線８に取り出す。次に、
ステップ１０６で両読み出しデータを比較して、一致す
るか否かを判別する。

もし、１ビット反転して得られたＭＳアクセス・アドレ
スが本来の正しい値を示すものであれば、読み出された
主記憶装置の内容と高速バッファ記憶装置の内容は一致
する。すなわち、アドレス・アレイの最上位ビットがパ
リティ・エラーを起したと判断できるからである。した
がって、一致したときには、ステップ１０７で、１ビッ
ト反転した該ビットを障害ビットとして指摘し、後に素
子の交換等を行う。もし、ステップ１０６において比較
の結果、不一致であれば、ＭＳアクセス・アドレスは正
しくない。

つまり、アドレス・アレイの最上位ビットはパリティ・
エラーを起したビットではないことが判明するので、ス
テップ１０２に戻り、第２番目のビットを確認して、こ
れを反転し、前と同じ操作を行う。このようにして、Ｍ
Ｓアクセス・アドレス１５の上位部のビット０〜１２を
順次反転していき、同じ操作を行うことにより障害ビッ
トの指摘が可能となる。

第７図は、第５図のマシン・チェック処理を実現するマ
イクロ・プログラム制御部のブロック図である。

マシン・チェック制御部２１は、エラーの通知をオア・
ゲートを介して受けると、タイミング回路２２に制御信
号を送りマシン・チェック・ルーチンの先頭アドレスを
ＣＳアドレス・レジスタ２４にセットし、主記憶装置の
ログアウト・エリアに各レジスタ情報を格納する。

マシン・チェック・ルーチンを形成するマイクロ命令が
制御記憶装置２３から順次ＣＳデータ・レジスタ２５に
読み出されると、その一部が次アドレス発生回路２６に
送られて次アドレスが生成される一方、デコーダ２７で
デコードされて演算処理部の制御信号となる。先ず、ア
ドレス１の下位部分のカラム・アドレス部６および障害
アドレス・レジスタ１３の内容が、ローカル・ストレー
ジ２８のワーク・レジスタに格納され、ラツチ２９，３
０を介して演算回路３１によりマージされる。

マージにより作成されたＭＳアクセス・アドレス１５も
、ローカル・ストレージ２８のワーク・レジスタに格納
される。次に、演算回路３１により、最上位ビットから
順に反転した後、その反転されたＭＳアクセス・アドレ
スで主記憶装置をアクセスする。一方、バッファ記憶装
置からアドレス・アレイの障害ブロックに対応するデー
タを読み出し、ローカル・ストレージ２８に格納する。
演算回路３１により、読み出された主記憶装置およびバ
ッファ記憶装置のデータを比較し、一致するか否かを判
断する。このようにして、ＭＳアクセス・アドレスの上
位アドレス部を順次１ビットずつ反転したアクセス・ア
ドレスで主記憶装置をアクセスし、読み出したデータと
、バッファ記憶装置から読み出したデータを比較する。
この場合に問題となるのは、偶然による主記憶装置と高
速バッファ記憶装置の内容の一致である。すなわち、１
ビット反転により作られたＭＳアクセス・アドレスが、
本来の正しい値でなくても、主記憶装置において、偶然
にも高速バッファ記憶装置の内容と同一のデータを持っ
ている場合には、両者は一致してしまう。しかしながら
、一般的なプログラムの使用法、およびハードウェアの
制御法においては、主記憶装置上のある一定のブロック
、例えばバッファ記憶装置に取り込まれる１６ゞィト単
位のブロックのうち、任意の２つの内容が一致する確率
はきわめて４・さし、。

さらに、偶然に両者が一致した場合でも、そこでマシン
・チェック処理を中止しないで、最後まで実行すれば、
指摘する障害ビットが複数となるだけであり、保守上の
有用な情報は損われない。すなわち、複数個指摘された
ビットをいずれも障害ビットと判断して、保守作業を実
施しても、素子の交鮫作業が増加することを除けば、ほ
ゞ同一の効果が期待できる。以上説明したように、本発
明によれば、アドレス・アレイの障害ビットを簡単に検
出することができるので、アドレス・アレイの障害探索
時間を従来より短縮することが可能となる。

また、従来より用いられているレジスタを利用すること
により、ハードウェアを殆んど追加することなく実現す
ることができる。

【図面の簡単な説明】

第１図は主記憶装置とバッファ記憶装置のデータ・ブロ
ックの対応図、第２図は従来におけるアドレス・アレイ
と高速バッファ記憶装置の読み出し論理のブロック図、
第３図は第２図のアドレス・アレイに登録される一般的
なビット構成図、第４図は本発明の実施例を示すアドレ
ス・アレイのチェック回路の論理ブロック図、第５図は
本発明の実施例を示す障害処理方式のマシン・チェック
動作のフローチャート、第６図は第５図におけるマージ
動作の具体的説明図、第７図は第５図のマシン・チェッ
ク処理を実現するマイクロ，プログラム制御部のブロッ
ク図である。１：アドレス、２：アドレス・アレイ、３：高速バッフ
ァ記憶装置、４：比較回路、５：上位アドレス部、６：
カラム・アドレス部、１０：パリティ・チェック回路、
１１：障害ロー記憶部、１２：選択制御線、１３：障害
アドレス・レジスタ、１４：パＩＪテイ・エラー通知線
、１５：ＭＳアクセス・アドレス、１６：ゲート回路
、２１：マシン・チェック制御部、２２：タイミング発
生回路、２３：制御記憶装置、２４：ＣＳアドレス．レ
ジスタ、２５：ＣＳデータ、・レジスタ、２６：次アド
レス発生回路、２７：デコーダ、２６：ローカル・スト
レージ、２９，３０：ラツチ、３１：演算回路、３２，
３３：レジスタ。第１図第２図第３図第６図第４図第５図第７図

Claims

【特許請求の範囲】

１主記憶装置のデータの写しを保持する高速バツフア
記憶装置、該高速記憶装置に登録されているデータの主
記憶装置上のアドレスの一部を保持するアドレス・アレ
イ、および該アドレス・アレイの障害を検出する手段を
有する情報処理装置において、障害が発生したアドレス
・アレイの内容の一部をビツト反転して得られた内容を
アドレスの一部として主記憶装置をアクセスし、主記憶
装置から読み出された内容と、障害が検出されたアドレ
ス・アレイに対応する高速バツフア記憶装置の内容とを
比較し、両者が一致したとき反転ビツトを障害ビツトと
判断することを特徴とする障害処理方式。