JPS60167196A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60167196A JPS60167196A JP60005684A JP568485A JPS60167196A JP S60167196 A JPS60167196 A JP S60167196A JP 60005684 A JP60005684 A JP 60005684A JP 568485 A JP568485 A JP 568485A JP S60167196 A JPS60167196 A JP S60167196A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phi2
- high level
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリに関し、特に、間接周辺回路の
レイアウト法に関する。
レイアウト法に関する。
第１図に例示するように、メモリチップＭＣを回路的に
分けると、左右のメモリ・セルアレーＭＡ、これらと直
接接続するプリアンプ部ＰＡ、デコーダ部ＤＣ，ワード
・ドライバー（図示せず）などの直接周辺回路、これら
の動作に必要なタイミングパルスを供給する間接周辺回
路ＩＰＣの３ブロツクに分けられ、信号線して相互に接
続されている。本発明はこれらのうちで間接周辺回路の
レイアウト方法に関するものである。
分けると、左右のメモリ・セルアレーＭＡ、これらと直
接接続するプリアンプ部ＰＡ、デコーダ部ＤＣ，ワード
・ドライバー（図示せず）などの直接周辺回路、これら
の動作に必要なタイミングパルスを供給する間接周辺回
路ＩＰＣの３ブロツクに分けられ、信号線して相互に接
続されている。本発明はこれらのうちで間接周辺回路の
レイアウト方法に関するものである。
間接周辺回路ＩＰＣすなわちメモリＬＳＩを駆動する部
分の回路は、基本的には同形の遅延回路付波形整形回路
（以下基本回路と略す）ＦＣを直列に接続しているもの
である。この間接周辺回路ＩＰＣのレイアウトを行なう
場合、チップサイズによる制限やボンディング方法の制
限から、各基本回路ＦＣを横一列に配置することができ
ず、基本回路ＦＣを縦方向にも何列か配置する必要があ
る。この場合、各基本回路ＦＣ間を接続する信号配線（
通常Ａｌｌなどの金属配線を用いる）Ｌは基本回路ＦＣ
上を横方向に配置する方式、すなわち配線領域と回路の
領域が混在する方式が取られる。
分の回路は、基本的には同形の遅延回路付波形整形回路
（以下基本回路と略す）ＦＣを直列に接続しているもの
である。この間接周辺回路ＩＰＣのレイアウトを行なう
場合、チップサイズによる制限やボンディング方法の制
限から、各基本回路ＦＣを横一列に配置することができ
ず、基本回路ＦＣを縦方向にも何列か配置する必要があ
る。この場合、各基本回路ＦＣ間を接続する信号配線（
通常Ａｌｌなどの金属配線を用いる）Ｌは基本回路ＦＣ
上を横方向に配置する方式、すなわち配線領域と回路の
領域が混在する方式が取られる。
この方式は集積密度を上げる上で有効な方式である。（
このような例として特公昭４９−２７９８号公報がある
。） さて以上のようなレイアウト設計方式においては、場所
によっては必要な信号配線が配線されない場合がある（
全基本回路上に必要な信号配線を通せばよいのであるが
、配線数が増加し、チップサイズを大きくするので好ま
しくない）、 この場合、第２図に示すように必要な信
号を信号配線りの通っている基本回路ＰＣＩ、ＦＣ２か
らクロスアンダ配線ＣＵＬを通して信号を必要とする基
本回路ＦＣ３〜６に供給する必要がある。前に述べたよ
うに横方向の配線りはＡＱなとの金属配線を使用するた
め、これと直交するクロスアンダ配線ＣＵＬとしては他
の層の配線、たとえばＰ ｏｌｙＳｉゲートＭＯＳプロ
セスではこのＰｏ１ｙ Ｓｉもしくは拡散層を使う必要
がある。この方法ではクロスアンダ配線ＣＵＬの抵抗が
大きいため信号を必要とする基本回路ＦＣ３〜６の入力
容量が大きいと、これらの抵抗と容量のため回路での遅
延を生じ、メモリのアクセス時間が遅くなってしまう。
このような例として特公昭４９−２７９８号公報がある
。） さて以上のようなレイアウト設計方式においては、場所
によっては必要な信号配線が配線されない場合がある（
全基本回路上に必要な信号配線を通せばよいのであるが
、配線数が増加し、チップサイズを大きくするので好ま
しくない）、 この場合、第２図に示すように必要な信
号を信号配線りの通っている基本回路ＰＣＩ、ＦＣ２か
らクロスアンダ配線ＣＵＬを通して信号を必要とする基
本回路ＦＣ３〜６に供給する必要がある。前に述べたよ
うに横方向の配線りはＡＱなとの金属配線を使用するた
め、これと直交するクロスアンダ配線ＣＵＬとしては他
の層の配線、たとえばＰ ｏｌｙＳｉゲートＭＯＳプロ
セスではこのＰｏ１ｙ Ｓｉもしくは拡散層を使う必要
がある。この方法ではクロスアンダ配線ＣＵＬの抵抗が
大きいため信号を必要とする基本回路ＦＣ３〜６の入力
容量が大きいと、これらの抵抗と容量のため回路での遅
延を生じ、メモリのアクセス時間が遅くなってしまう。
またアクセス時間だけでなく、各回路の遅延時間の整合
が悪くなり、回路の誤動作の原因ともなっていた。
が悪くなり、回路の誤動作の原因ともなっていた。
発明はグロスアンダ抵抗と入力容量による回路遅延を防
止し、メモリアクセス時間を速くし、回路の誤動作をな
くすことを目的とする。
止し、メモリアクセス時間を速くし、回路の誤動作をな
くすことを目的とする。
発明では入力容量の大きい基本回路について、その基本
回路の入力部にバッファ回路を設けた。
回路の入力部にバッファ回路を設けた。
なお基本回路の入力容量が大きい場合だけでなく、クロ
スアンダ付の配線長が長く、それによって生じる寄生容
量が大きい場合も上記と同様にクロスアンダ直後にバッ
ファ回路を挿入することにより、同様の効果を得ること
ができる。
スアンダ付の配線長が長く、それによって生じる寄生容
量が大きい場合も上記と同様にクロスアンダ直後にバッ
ファ回路を挿入することにより、同様の効果を得ること
ができる。
次に本発明の詳細を実施例によって説明する。
第３図は本発明の実施例である基本回路ＦＣＡ上に配線
されている信号配線りの信号φ２を基本回路ＰＣＢで用
いたい場合の例を示している。信号φ２を基本回路ＰＣ
Ｂに通すためクロスアンダ配線ＣＵＬを用いている。基
本回路ＰＣＢの入力容量Ｃが大きい場合、クロスアンダ
配線ＣＵＬの抵抗とで回路遅延を生じる。そこで第３図
に示すようにバッファ回路ＢＦを設け、基本回路ＰＣＢ
の入力容量をみかけ上小さくし、クロスアンダ配＠ＣＵ
Ｌの抵抗の影響を小さくする。これらを等価回路で示し
たものが第４図である。第４図に示す回路の動作を、第
５図に示す各信号波形を用いて説明する。第５図に示す
ようにまずφ１がＨｉｇｈレベルとなり、ある遅延をも
ってφ２がＨｉｇｈレベルとなる。 このφ２信号が第
３図の信号ｔｓ、ｒ、に印加される信号であり、クロス
アンダ配線ＣＵＬを通して基本回路ＰＣＢに送られる信
号である。φ２信号はクロスアンダ配線ＣＵＬによる抵
抗を通してバッファ回路ＢＦにはいる。この時バッファ
回路の入力容量はトランジスタＱ１のゲート容量のみで
、クロスアンダ配線による抵抗とによる回路遅延は小さ
い、したがってφ２′信号はφ２とほとんど同時にＨｉ
ｇｈレベルとなる。
されている信号配線りの信号φ２を基本回路ＰＣＢで用
いたい場合の例を示している。信号φ２を基本回路ＰＣ
Ｂに通すためクロスアンダ配線ＣＵＬを用いている。基
本回路ＰＣＢの入力容量Ｃが大きい場合、クロスアンダ
配線ＣＵＬの抵抗とで回路遅延を生じる。そこで第３図
に示すようにバッファ回路ＢＦを設け、基本回路ＰＣＢ
の入力容量をみかけ上小さくし、クロスアンダ配＠ＣＵ
Ｌの抵抗の影響を小さくする。これらを等価回路で示し
たものが第４図である。第４図に示す回路の動作を、第
５図に示す各信号波形を用いて説明する。第５図に示す
ようにまずφ１がＨｉｇｈレベルとなり、ある遅延をも
ってφ２がＨｉｇｈレベルとなる。 このφ２信号が第
３図の信号ｔｓ、ｒ、に印加される信号であり、クロス
アンダ配線ＣＵＬを通して基本回路ＰＣＢに送られる信
号である。φ２信号はクロスアンダ配線ＣＵＬによる抵
抗を通してバッファ回路ＢＦにはいる。この時バッファ
回路の入力容量はトランジスタＱ１のゲート容量のみで
、クロスアンダ配線による抵抗とによる回路遅延は小さ
い、したがってφ２′信号はφ２とほとんど同時にＨｉ
ｇｈレベルとなる。
なおφ４信号は第５図に示すようにφ２信号が入力され
る前までＨｉｇｈレベルである。続いてφ２′がＨｉｇ
ｈレベルになった後、ある遅延をもってφ３信号がＨｉ
ｇｈレベルになる。
る前までＨｉｇｈレベルである。続いてφ２′がＨｉｇ
ｈレベルになった後、ある遅延をもってφ３信号がＨｉ
ｇｈレベルになる。
なおここではバッファ回路としてＮ形チャンネルエンハ
ンス型のＭＯＳトランジスタ２個の直列接続を用いた回
路を示したが、この他の回路でもかまわない。
ンス型のＭＯＳトランジスタ２個の直列接続を用いた回
路を示したが、この他の回路でもかまわない。
本発明によれば抵抗値の高いクロスアンダ配線を用いて
も、回路遅延を極めて小さくすることができ１回路の高
速化に有効である。
も、回路遅延を極めて小さくすることができ１回路の高
速化に有効である。
罵２
第１図はメモリチップを示す図、筒針はメモリ回路の一
部を示す図、第３図は本発明を示す図、第４図は本発明
を示す回路図、第５図は本発明の動作を示す図である。 ＭＡ・・・メモリセルアレー、ＤＣ・・・デコーダ、Ｆ
Ａ・・・プリアンプ、ＭＣ・・・メモリチップ、Ｌ・・
・信号線、ＢＦ・・・バッファ回路。 ′ｆｉ］１図 も７図 第 ３ 図 ’Ｍ ４ 図
部を示す図、第３図は本発明を示す図、第４図は本発明
を示す回路図、第５図は本発明の動作を示す図である。 ＭＡ・・・メモリセルアレー、ＤＣ・・・デコーダ、Ｆ
Ａ・・・プリアンプ、ＭＣ・・・メモリチップ、Ｌ・・
・信号線、ＢＦ・・・バッファ回路。 ′ｆｉ］１図 も７図 第 ３ 図 ’Ｍ ４ 図
Claims (1)
- １、第１．第２の間接周辺回路と、該第１の回路に接続
された第１の信号線と、該第１の信号線に接続され、該
第１の信号より単位長あたりの抵抗が大きい第２の信号
線と、該第２の信号線と該第２の回路を、該第２の回路
の入力容量より小さい容量で接続するためのバッファ回
路とよりなることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005684A JPS60167196A (ja) | 1985-01-18 | 1985-01-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005684A JPS60167196A (ja) | 1985-01-18 | 1985-01-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167196A true JPS60167196A (ja) | 1985-08-30 |
Family
ID=11617922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005684A Pending JPS60167196A (ja) | 1985-01-18 | 1985-01-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340896U (ja) * | 1986-09-02 | 1988-03-17 |
-
1985
- 1985-01-18 JP JP60005684A patent/JPS60167196A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340896U (ja) * | 1986-09-02 | 1988-03-17 |
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