JPS60164323A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60164323A JPS60164323A JP59020166A JP2016684A JPS60164323A JP S60164323 A JPS60164323 A JP S60164323A JP 59020166 A JP59020166 A JP 59020166A JP 2016684 A JP2016684 A JP 2016684A JP S60164323 A JPS60164323 A JP S60164323A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist
- intermediate layer
- mask
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 4
- 210000003734 kidney Anatomy 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 11
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 description 3
- KAKZBPTYRLMSJV-UHFFFAOYSA-N Butadiene Chemical compound C=CC=C KAKZBPTYRLMSJV-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- QVEIBLDXZNGPHR-UHFFFAOYSA-N naphthalene-1,4-dione;diazide Chemical compound [N-]=[N+]=[N-].[N-]=[N+]=[N-].C1=CC=C2C(=O)C=CC(=O)C2=C1 QVEIBLDXZNGPHR-UHFFFAOYSA-N 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 239000003504 photosensitizing agent Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置の製造方法に係り、特に、フォト
エツチングプロセスに関する。
エツチングプロセスに関する。
０コ）従来技術
従来、フォトエツチングプロセスで半導体基板にコンタ
クトボールやアルミニウム配線のパターン等を正［（［
に形成するために、フォトエツチングプロセスにおいて
、比較的高ＩＶＪ像度のパターン形成が可能なポジ型レ
ジストを用いて、その膜厚を１〜１．２μｍ程度に薄く
して露光、現像、異方性ドライエツチング、レジスト剥
離を行っている。
クトボールやアルミニウム配線のパターン等を正［（［
に形成するために、フォトエツチングプロセスにおいて
、比較的高ＩＶＪ像度のパターン形成が可能なポジ型レ
ジストを用いて、その膜厚を１〜１．２μｍ程度に薄く
して露光、現像、異方性ドライエツチング、レジスト剥
離を行っている。
しかしながら、ポリシリコン或いはアルミニウム層等の
被エツチング層と半導体基板とに段差があるため、レジ
ストの膜厚は均一にならない。
被エツチング層と半導体基板とに段差があるため、レジ
ストの膜厚は均一にならない。
そのため、膜厚が薄い部分の現像過度或いは、膜厚が□
厚い部分の現像不足を生じ易く、微細なパターン形成が
困難である。
厚い部分の現像不足を生じ易く、微細なパターン形成が
困難である。
又露光工程おいて、レジストに照射された光は、その下
部にある一、ｉ、８−、反射率めアルミニウム層やその
構造上乱反射しやすいポリシリコンにより、前記光のい
わゆる廻り込み現象を生じる結果、本来照射してはなら
ない部分のレジストをも照射することになるので、微細
なパターン形成が困ケ１１である。
部にある一、ｉ、８−、反射率めアルミニウム層やその
構造上乱反射しやすいポリシリコンにより、前記光のい
わゆる廻り込み現象を生じる結果、本来照射してはなら
ない部分のレジストをも照射することになるので、微細
なパターン形成が困ケ１１である。
（ハ）目的
本発明は、半導体基板の被エツチング層に微細なパター
ンを形成する半導体装置の製造方法を提供することを目
的としている。
ンを形成する半導体装置の製造方法を提供することを目
的としている。
（ニ）構成
本発明の半導体装置の製造方法は、半導体基板の表面に
形成された被エツチング層の表面に、非感光性の中間層
を形成し、この表面にレジストを塗布し露光、現像する
ことによりレジストを開孔し、この開孔部にガラス質の
マスク層を形成して、これをマスクとしてレジスト及び
中間層をエツチングすることを特徴としている。
形成された被エツチング層の表面に、非感光性の中間層
を形成し、この表面にレジストを塗布し露光、現像する
ことによりレジストを開孔し、この開孔部にガラス質の
マスク層を形成して、これをマスクとしてレジスト及び
中間層をエツチングすることを特徴としている。
（ボ）実施例
例えば、アルミニウム配線を形成する場合において、第
１図は本発明の実施例を示す説明図である。
１図は本発明の実施例を示す説明図である。
１は半導体基板、２はシリコン酸化膜、３はアルミニウ
ム層である。
ム層である。
４は中間層であり、ポリイミドやオルガノラダーシリコ
ンや環化ブタジェン等の樹脂からなる。
ンや環化ブタジェン等の樹脂からなる。
５はポジ型レジストであり、感光剤としてナフトキノン
ジアジドを添加したフェノールノボラック樹脂系レジス
トからなる。
ジアジドを添加したフェノールノボラック樹脂系レジス
トからなる。
６はマスク層であり、ＳｉＯ□或いはＰＳＧ層からなる
。
。
ここで、本発明の半導体装置の製造方法について、その
工程順に説明する。
工程順に説明する。
（ａ） 半導体基板ｌの表面全面に中間層４を形成させ
る。尚、中間層４の膜厚は３μｍ程度にするのが望まし
い。
る。尚、中間層４の膜厚は３μｍ程度にするのが望まし
い。
（ｂ） 中間層４の表面にレジスト５を塗布し、露光す
る。尚パターン精度をあげるため、レジスト５の膜厚を
例えＴｆ３０００人〜８０００人程度に薄くするのが望
ましい。矢印は照射する部分である。
る。尚パターン精度をあげるため、レジスト５の膜厚を
例えＴｆ３０００人〜８０００人程度に薄くするのが望
ましい。矢印は照射する部分である。
（Ｃ） レジスト５を現像することにより、光が照射さ
れたレジスト５部分を除去し、開孔部５＋１を形成する
。
れたレジスト５部分を除去し、開孔部５＋１を形成する
。
＋ｄ） いわゆるスピンオングラス法により、レジスト
５の開孔部５ａにマスク層６を形成する。
５の開孔部５ａにマスク層６を形成する。
（ｅ） マスク層６をマスクとして異方性ドライエツチ
ングを行うことにより、中間層４やレジスト５を除去す
る。
ングを行うことにより、中間層４やレジスト５を除去す
る。
（ｆ） アルミニウム層をエツチングする。その後、中
間層４とマスク層６を剥離する。
間層４とマスク層６を剥離する。
しかしてこの方法によれば、レジスト５を照射しても、
光は中間層４に吸収されるので下部のアルミニウム層３
による光のいわゆる廻り込み現象は生じない。
光は中間層４に吸収されるので下部のアルミニウム層３
による光のいわゆる廻り込み現象は生じない。
又中間層４の膜厚を３μｍ程度に厚くしたので被エツチ
ング層の急峻な段差を緩和できる。そのため、レジスト
５の膜厚を薄くすることができ、微細なレジストパター
ンが得られる。
ング層の急峻な段差を緩和できる。そのため、レジスト
５の膜厚を薄くすることができ、微細なレジストパター
ンが得られる。
上述した実施例では、アルミニウム配線を形成する場合
を例にとって説明したが本発明はこれに限定されず、被
エツチング層に段差がある場合やその他の反射或いは回
折現象を生じやすい被エツチング層をパターン精度グす
る場合等に適用してもよいことは勿論である。
を例にとって説明したが本発明はこれに限定されず、被
エツチング層に段差がある場合やその他の反射或いは回
折現象を生じやすい被エツチング層をパターン精度グす
る場合等に適用してもよいことは勿論である。
尚、実施例で中間層４は被エツチング層をエツチングす
るときにマスクとして用いられるが、多層配線時には、
中間層４をポリイミドにすると眉間絶縁膜としてそのま
ま使用できるという効果を生じる。
るときにマスクとして用いられるが、多層配線時には、
中間層４をポリイミドにすると眉間絶縁膜としてそのま
ま使用できるという効果を生じる。
（へ）効果
本発明は、被エツチング層に段差がある場合や又前記被
エツチング層が反射率の高い物の場合等でも従来達成し
えなかった微細なパターンを容易に形成することができ
る。
エツチング層が反射率の高い物の場合等でも従来達成し
えなかった微細なパターンを容易に形成することができ
る。
第１図は本発明の実施例を示す説明図である。
１ ・・・半導体基板、３ ・・・アルミニウム層、４
・・・中間層、５ ・・・レジスト、６ ・・・マス
ク層。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第１ （ａ） （ｄ） （ｆ）
・・・中間層、５ ・・・レジスト、６ ・・・マス
ク層。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第１ （ａ） （ｄ） （ｆ）
Claims (1)
- （１）半導体基板の表面に形成された被エツチングｊ４
の表面に、非感光性の中曲層を形成し、この表面にレジ
ストを塗布し露光、現像することによリレシストを開孔
し、この開孔部にマスク層を形成し一ζ、これをマスク
として前記レジスト及び中間１腎をエツチングすること
を特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020166A JPS60164323A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020166A JPS60164323A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164323A true JPS60164323A (ja) | 1985-08-27 |
Family
ID=12019574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020166A Pending JPS60164323A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164323A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353401A (en) * | 1976-10-22 | 1978-05-15 | Hitachi Ltd | Photoetching of polyimide synthetic resin film |
| JPS55140229A (en) * | 1979-04-20 | 1980-11-01 | Hitachi Ltd | Method for formation of fine pattern |
| JPS58132927A (ja) * | 1982-02-03 | 1983-08-08 | Matsushita Electronics Corp | パタ−ン形成方法 |
| JPS5918637A (ja) * | 1982-07-13 | 1984-01-31 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 像パタ−ンの形成方法 |
-
1984
- 1984-02-06 JP JP59020166A patent/JPS60164323A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353401A (en) * | 1976-10-22 | 1978-05-15 | Hitachi Ltd | Photoetching of polyimide synthetic resin film |
| JPS55140229A (en) * | 1979-04-20 | 1980-11-01 | Hitachi Ltd | Method for formation of fine pattern |
| JPS58132927A (ja) * | 1982-02-03 | 1983-08-08 | Matsushita Electronics Corp | パタ−ン形成方法 |
| JPS5918637A (ja) * | 1982-07-13 | 1984-01-31 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 像パタ−ンの形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60164323A (ja) | 半導体装置の製造方法 | |
| KR960019482A (ko) | 감광막의 패터닝방법 | |
| JPH04176123A (ja) | 半導体装置の製造方法 | |
| JPH0467333B2 (ja) | ||
| JP2583988B2 (ja) | 半導体装置の製造方法 | |
| KR100282417B1 (ko) | 반도체소자의제조방법 | |
| JP2712407B2 (ja) | ２層フォトレジストを用いた微細パターンの形成方法 | |
| JPH11204414A (ja) | パターン形成法 | |
| JP2875556B2 (ja) | 半導体素子の製造方法 | |
| JP2912002B2 (ja) | 半導体装置の製造方法 | |
| JPH03188447A (ja) | レジストパターンの形成方法 | |
| JP3149601B2 (ja) | 半導体装置のコンタクトホール形成方法 | |
| JPS6266630A (ja) | 半導体装置の製造方法 | |
| JPS6154629A (ja) | フオト・レジストパタ−ンの形成方法 | |
| JPS63316437A (ja) | フォトレジストパタ−ンの形成方法 | |
| JPH01214862A (ja) | パターン形成方法 | |
| JPS6126221A (ja) | 半導体装置等の製造方法 | |
| JPH03211720A (ja) | 半導体装置の製造方法 | |
| JPH03211733A (ja) | 半導体装置の製造方法 | |
| JPH01137634A (ja) | 半導体装置の製造方法 | |
| JPH0269934A (ja) | 半導体装置の製造方法 | |
| KR20020066588A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR19990073659A (ko) | 실릴레이션을 이용한 미세 패턴 형성 방법 | |
| JPS6232611A (ja) | 自己整合型埋込み電極コンタクトの製造方法 | |
| JPS63151023A (ja) | 微小開口パタ−ン形成方法 |