JPS6016027A - ２分周回路 - Google Patents
２分周回路Info
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- JPS6016027A JPS6016027A JP59130194A JP13019484A JPS6016027A JP S6016027 A JPS6016027 A JP S6016027A JP 59130194 A JP59130194 A JP 59130194A JP 13019484 A JP13019484 A JP 13019484A JP S6016027 A JPS6016027 A JP S6016027A
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- JP
- Japan
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- gate
- stage
- output signal
- gates
- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ギガヘルツ（ＧＨ２）帯の周波数領域におけ
る制御信号用の単一人力ならびにＢＦＬ論理の２つの相
補出力Ｑおよび党を含むマスタースレーブ ７リツプ
フロップ形式の集積化した２分周回路に関するものであ
る。
る制御信号用の単一人力ならびにＢＦＬ論理の２つの相
補出力Ｑおよび党を含むマスタースレーブ ７リツプ
フロップ形式の集積化した２分周回路に関するものであ
る。
ガリウム砒素の物理・化学的特性はギガヘルツ帯周波領
域またはきわめて高い速度で作動する集積回路の製造を
可能にした。このような技術は、例えば、１固体回路に
関するＩＥＥＥジャーナル（ＩＩＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏ１１ｄＳｔａｔｅ ０１ｒｏｕｉｔｓ ）“
Ｖｏｌ、 ＳＯ１７，１９ｓ ２年６月号、應８１，５
６９〜５８４ページに掲載のジー・ニュージラット（Ｇ
。
域またはきわめて高い速度で作動する集積回路の製造を
可能にした。このような技術は、例えば、１固体回路に
関するＩＥＥＥジャーナル（ＩＩＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏ１１ｄＳｔａｔｅ ０１ｒｏｕｉｔｓ ）“
Ｖｏｌ、 ＳＯ１７，１９ｓ ２年６月号、應８１，５
６９〜５８４ページに掲載のジー・ニュージラット（Ｇ
。
ＮｕＺｉｌｌａｔ ）ほかによる論文に記載されており
、活性Ｎ形層上に形成した活性素子金属ショットキー電
界効果トランジスタ（ＭＥＳＦＥＴ ）として使用され
ている。インバータ機能は、例えば、そのゲート電極と
ソースを短絡し、該ゲート・ソース接続をインバータ
トランジスタのドレインに接続し、負荷トランジスタの
ドレインをｖＤＤで示すり。
、活性Ｎ形層上に形成した活性素子金属ショットキー電
界効果トランジスタ（ＭＥＳＦＥＴ ）として使用され
ている。インバータ機能は、例えば、そのゲート電極と
ソースを短絡し、該ゲート・ソース接続をインバータ
トランジスタのドレインに接続し、負荷トランジスタの
ドレインをｖＤＤで示すり。
０電源に接続して、該インバータ トランジスタのゲー
ト電極に信号入力を供給し、このトランジスタのドレイ
ンから出力信号を抽出するトランジスタのように、活性
状態を可とする負荷を随伴した共通ソース トランジス
タ（ソース接地形トランジスタ）により形成される。
ト電極に信号入力を供給し、このトランジスタのドレイ
ンから出力信号を抽出するトランジスタのように、活性
状態を可とする負荷を随伴した共通ソース トランジス
タ（ソース接地形トランジスタ）により形成される。
ピンチオフ電圧ｖＴくＯであるようなインバータ トラ
ンジスタとして空乏形ＭＥＳＦＥＴ ）ランジスタ（Ｄ
ＭＥＳＦＥ’Ｉ’ ）を選定した場合、インバータゲー
トの出力は他方のゲートの入力と互換性がない。この場
合には、通常、インピーダンス整合およびホロワ手段と
して作動する共通ドレイン トランジスタ（ドレインＤ
、Ｏ電源ｖＤＤに接続した形状のトランジスタ）により
形成したレベル トランスレータ段を使用する必要があ
る。レベル トランスレーションは、そのゲート電極と
ソースを短絡して大地電位と異なるり、Ｏ電圧ｖｓｓに
接続した捕助電界効果トランジスタにより形成された電
流源により極性を与えるようにしたダイオードにより実
施する。したがって、信号出力は前記ダイオードＧこ接
続した電界効果トランジスタのドレインに導出される。
ンジスタとして空乏形ＭＥＳＦＥＴ ）ランジスタ（Ｄ
ＭＥＳＦＥ’Ｉ’ ）を選定した場合、インバータゲー
トの出力は他方のゲートの入力と互換性がない。この場
合には、通常、インピーダンス整合およびホロワ手段と
して作動する共通ドレイン トランジスタ（ドレインＤ
、Ｏ電源ｖＤＤに接続した形状のトランジスタ）により
形成したレベル トランスレータ段を使用する必要があ
る。レベル トランスレーションは、そのゲート電極と
ソースを短絡して大地電位と異なるり、Ｏ電圧ｖｓｓに
接続した捕助電界効果トランジスタにより形成された電
流源により極性を与えるようにしたダイオードにより実
施する。したがって、信号出力は前記ダイオードＧこ接
続した電界効果トランジスタのドレインに導出される。
完全なインバータは前段または後段にレベルトランスレ
ータ段を配置するようにしたインバータ段により形成す
るを可とする。後段にレベルトランスレータ段を配置し
たＤＭＫＳＮＥＴインバータ段を使用することを表わす
ため、＠ＢＦＬ論理（バッファドＦＥＴ論理）”なる呼
び名が使用されている。
ータ段を配置するようにしたインバータ段により形成す
るを可とする。後段にレベルトランスレータ段を配置し
たＤＭＫＳＮＥＴインバータ段を使用することを表わす
ため、＠ＢＦＬ論理（バッファドＦＥＴ論理）”なる呼
び名が使用されている。
ＢＦＬ論理においては、ＮＯＲ機能およびＮＡＲＤ機能
の形成を可能にする形状は、レベル トランスレータ段
を使用する必要がある場合には、ＭＯＳ（金属酸化物半
導体）論理において使われる機能と同様である。
の形成を可能にする形状は、レベル トランスレータ段
を使用する必要がある場合には、ＭＯＳ（金属酸化物半
導体）論理において使われる機能と同様である。
また、このようなりＦＬ論理においては、ＯＲ機能は２
つのインバータのトランスレータ段のダイオードを共通
に接続することにより形成でき、したがって、信号の伝
搬時間を増やすことなしにワイヤドＯＲ機能を形成させ
ることができることをも銘記すべきである。
つのインバータのトランスレータ段のダイオードを共通
に接続することにより形成でき、したがって、信号の伝
搬時間を増やすことなしにワイヤドＯＲ機能を形成させ
ることができることをも銘記すべきである。
ここで重要なことは、トランスレータ段のゲート電極上
の電荷と同量の電荷をこのトランジスタのチャネルを介
して後段のトランジスタのゲート電極に転送させるのに
必要な最少時間周期である伝搬遅延時間Ｔｐｄを定める
ことである。
の電荷と同量の電荷をこのトランジスタのチャネルを介
して後段のトランジスタのゲート電極に転送させるのに
必要な最少時間周期である伝搬遅延時間Ｔｐｄを定める
ことである。
また、ガリウム砒素回路に関しては、インバータ トラ
ンジスタをエンリッチメント形（ピンチオフ電圧ＶＴ＞
Ｏ）としたゲートを使用することが知られている。その
場合には、各ゲートは次段のゲートと互換性がある。こ
の形式の論理はＤＦ ＣＬ（直接結合ＦＥＴ論理）と呼
ばれている。また、前段にトランスレータ段を配置した
インバータ段の形状のゲートを使用する論理は、５ＤＦ
Ｌ（ショットキー ダイオードＦＥＴ論理ンあるいはＦ
ＢＩ、（ホロワＦＩＴ論理）と呼ばれている。
ンジスタをエンリッチメント形（ピンチオフ電圧ＶＴ＞
Ｏ）としたゲートを使用することが知られている。その
場合には、各ゲートは次段のゲートと互換性がある。こ
の形式の論理はＤＦ ＣＬ（直接結合ＦＥＴ論理）と呼
ばれている。また、前段にトランスレータ段を配置した
インバータ段の形状のゲートを使用する論理は、５ＤＦ
Ｌ（ショットキー ダイオードＦＥＴ論理ンあるいはＦ
ＢＩ、（ホロワＦＩＴ論理）と呼ばれている。
ここ数年にわたりなされた調査の結果、ＭＥＳＦＥＴを
用いた種々の形式の論理を比較した場合は、論理ＢＦＬ
−２ダイオード（トランスレータ段に２つのダイオード
を含む場合）によるとき最も短かい伝搬遅延時間が得ら
れることが確認されている６゛また、他方において、ト
ランジスタが厚い層（約２．１０ ｃｍ のＮ形ドーピ
ングに対し１５０ ｎｍまたは０．１５０μｍ）を含む
このＢＦＬ論理はそのスピードが早いだけでなく、容易
に実現可能である。
用いた種々の形式の論理を比較した場合は、論理ＢＦＬ
−２ダイオード（トランスレータ段に２つのダイオード
を含む場合）によるとき最も短かい伝搬遅延時間が得ら
れることが確認されている６゛また、他方において、ト
ランジスタが厚い層（約２．１０ ｃｍ のＮ形ドーピ
ングに対し１５０ ｎｍまたは０．１５０μｍ）を含む
このＢＦＬ論理はそのスピードが早いだけでなく、容易
に実現可能である。
以上のことを考慮した場合、ギガヘルツ（ＧＨｚ）帯の
周波数領域におけるマスター スレーブＴｉフリップ
フロップの２分周回路を形成させるためには、次の８つ
の条件が満足されなければならないことが分る。
周波数領域におけるマスター スレーブＴｉフリップ
フロップの２分周回路を形成させるためには、次の８つ
の条件が満足されなければならないことが分る。
（１）回路は、容易に実現可能な技術の採用と製造価格
の低廉化をもたらしつるよう、数百刃側のオーダーで大
量に製造するものでなければならない。
の低廉化をもたらしつるよう、数百刃側のオーダーで大
量に製造するものでなければならない。
（２）回路はギガヘルツ（ＧＨｚ ）帯すなわち５ Ｇ
Ｈ２のオーダーの周波数領域で作動するものでなければ
ならない。
Ｈ２のオーダーの周波数領域で作動するものでなければ
ならない。
（８） ゲートには、マスター スレーブ ７リツプフ
ｐツブを分圧器として作動させることを可能にするため
の周期と同程度の大きさの伝搬遅延時間をもたせなけれ
ばならない。
ｐツブを分圧器として作動させることを可能にするため
の周期と同程度の大きさの伝搬遅延時間をもたせなけれ
ばならない。
上述の調査結果からいえることは、前記の課せられた８
つの条件はガリウム砒素Ｔ形マスタースレーブ フリッ
プ ７０ツブ回路をＢＦＬ論理で形成することにより満
足させることができるということである。
つの条件はガリウム砒素Ｔ形マスタースレーブ フリッ
プ ７０ツブ回路をＢＦＬ論理で形成することにより満
足させることができるということである。
しかしながら、前述の論文に記載されている吐知のマス
ター スレーブ フリップ ７ワツズ回路をただ単純に
置き換えただけでは、この形式の論理のスピードの恩恵
が失われるという問題が生じ、さらに、機能しない不安
定な回路のみしか得られないという危険性がある。実際
に、このようなフリップ フロップのスピードは常に不
安定さ゛と同意語である。
ター スレーブ フリップ ７ワツズ回路をただ単純に
置き換えただけでは、この形式の論理のスピードの恩恵
が失われるという問題が生じ、さらに、機能しない不安
定な回路のみしか得られないという危険性がある。実際
に、このようなフリップ フロップのスピードは常に不
安定さ゛と同意語である。
また、前述の論文には、常にＮＯＲゲートおよびＮＡＲ
Ｄゲートだけを使用した回路につき記述されているが、
ＢＦＬ論理においては、次の理由によりＨＡＮＤゲート
を使用することはできない。
Ｄゲートだけを使用した回路につき記述されているが、
ＢＦＬ論理においては、次の理由によりＨＡＮＤゲート
を使用することはできない。
すなわち、ＨＡＮＤゲートは２つの不等価入力を表わす
２つの直列トランジスタにより形成されることによる。
２つの直列トランジスタにより形成されることによる。
ＢＦＬ論理における４■の標準電源電圧を使用する場合
は、共通ソース配置として接続した２つのトランジスタ
の１つは、そのゲート上に、これら２つのトランジスタ
間の接続部に少なくとも０．２ｖの電圧を含む０．５ｖ
ないし一５ｖ間で変化する電圧を受電する。したがって
、第２トランジスタのソースとゲート電極間には、０６
２■の電圧のみがあられれ、かくして、論理レベル″１
”の顕著な劣化をもたらすことになる。
は、共通ソース配置として接続した２つのトランジスタ
の１つは、そのゲート上に、これら２つのトランジスタ
間の接続部に少なくとも０．２ｖの電圧を含む０．５ｖ
ないし一５ｖ間で変化する電圧を受電する。したがって
、第２トランジスタのソースとゲート電極間には、０６
２■の電圧のみがあられれ、かくして、論理レベル″１
”の顕著な劣化をもたらすことになる。
本発明の目的は上述の諸問題を解決したＴ形フリップ
フロップ回路により形成した２分周回路を提供しようと
するものである。
フロップ回路により形成した２分周回路を提供しようと
するものである。
これがため、本発明２分周回路によるときは、“マスタ
ー・”段を２つのＮＯＲゲー）（Ｇ□、Ｇ、）により形
成し、第１ＮＯＲゲー） （Ｇ、 ）の入力に制御信号
Ｈおよび第１帰還出力信号党を、第２ＮＯＲゲート（Ｇ
、 ）の入力に制御信号Ｈおよび第２帰還出力信号Ｑを
供給す−るようにするとともに、６スレープ”段を４つ
のＮＯＲゲート（Ｇ８＃Ｇ、 ｔ Ｇ、およびＧ６）に
より形成し、その第１ ＮＯＲゲー） （Ｇ８）の入力
に該マスター段の第１ ＮＯＲ□ゲー） （Ｇ、 ）の
出力信号Ｅ□および第１帰還出力信号互を、第２ＮＯＲ
ゲー） （Ｇ、 ）に第１帰還出力信号Ｑおよび制御信
号Ｈを、第３ＮＯＲゲー）（Ｇ５）の入力に制御信号Ｈ
および第２帰還出力信号Ｑを、また、第４ＮＯＲゲー）
（Ｇ６）の入力に該マスター段の第２ＮＯＲゲー）（
Ｇ２）の出力信号Ｅ、および第２帰還出力信号Ｑを供給
するようＧこし、前者の２つのＮＯＲゲート（Ｇ８およ
びＧ、 ）の出力をワイヤドＯＲゲー） （Ｇ７）の形
状に相互接続して第２出力信号Ｑを導出させるようにし
、後者の２つのＮＯＲゲー） （Ｇ、およびＧ ）の出
力をワイヤドＯＲゲー） （Ｇ８）の形状に相互接続し
て第１出力信号党を導出させるよう形成したことを特徴
とする。
ー・”段を２つのＮＯＲゲー）（Ｇ□、Ｇ、）により形
成し、第１ＮＯＲゲー） （Ｇ、 ）の入力に制御信号
Ｈおよび第１帰還出力信号党を、第２ＮＯＲゲート（Ｇ
、 ）の入力に制御信号Ｈおよび第２帰還出力信号Ｑを
供給す−るようにするとともに、６スレープ”段を４つ
のＮＯＲゲート（Ｇ８＃Ｇ、 ｔ Ｇ、およびＧ６）に
より形成し、その第１ ＮＯＲゲー） （Ｇ８）の入力
に該マスター段の第１ ＮＯＲ□ゲー） （Ｇ、 ）の
出力信号Ｅ□および第１帰還出力信号互を、第２ＮＯＲ
ゲー） （Ｇ、 ）に第１帰還出力信号Ｑおよび制御信
号Ｈを、第３ＮＯＲゲー）（Ｇ５）の入力に制御信号Ｈ
および第２帰還出力信号Ｑを、また、第４ＮＯＲゲー）
（Ｇ６）の入力に該マスター段の第２ＮＯＲゲー）（
Ｇ２）の出力信号Ｅ、および第２帰還出力信号Ｑを供給
するようＧこし、前者の２つのＮＯＲゲート（Ｇ８およ
びＧ、 ）の出力をワイヤドＯＲゲー） （Ｇ７）の形
状に相互接続して第２出力信号Ｑを導出させるようにし
、後者の２つのＮＯＲゲー） （Ｇ、およびＧ ）の出
力をワイヤドＯＲゲー） （Ｇ８）の形状に相互接続し
て第１出力信号党を導出させるよう形成したことを特徴
とする。
かくして、本発明によるときは、ガリウム砒素基板上Ｑ
こＢ Ｆ Ｌ ｆｊ６理で集積化し、かつ、すべてＮＯ
Ｒゲートにより形成した２分周回路を実現することがで
きる。また、本発明２分周回路の他の実施例によるとき
は、マスター段（Ｇ１ ＋ Ｇ２ ） ニおける転移時
間τ、と、スレーブ段の第１および第２ＮＯＲゲート（
ＧＢ ｒ ０４ ）における転移時間τ８と為スレーブ
段の第８および第４ＮＯＲゲート（Ｇ５１ Ｇ６）にお
ける転移時間τ、との間に、次の不等式、τ、〉（τ８
＋τ、）が成立するよう各トランジスタを調和させるよ
うにしたことを特徴とする。かくして、本発明２分周回
路によるときは、全体の伝搬遅延時間をさらに短縮でき
、ギガヘルツ（ＧＨｚ ）帯周波数領域において少ない
電力消費で、安定な作動を確保することができる。
こＢ Ｆ Ｌ ｆｊ６理で集積化し、かつ、すべてＮＯ
Ｒゲートにより形成した２分周回路を実現することがで
きる。また、本発明２分周回路の他の実施例によるとき
は、マスター段（Ｇ１ ＋ Ｇ２ ） ニおける転移時
間τ、と、スレーブ段の第１および第２ＮＯＲゲート（
ＧＢ ｒ ０４ ）における転移時間τ８と為スレーブ
段の第８および第４ＮＯＲゲート（Ｇ５１ Ｇ６）にお
ける転移時間τ、との間に、次の不等式、τ、〉（τ８
＋τ、）が成立するよう各トランジスタを調和させるよ
うにしたことを特徴とする。かくして、本発明２分周回
路によるときは、全体の伝搬遅延時間をさらに短縮でき
、ギガヘルツ（ＧＨｚ ）帯周波数領域において少ない
電力消費で、安定な作動を確保することができる。
以下図面Ｏこより本発明を説明する。
第１図から分るように、本発明回路は２つの段、すなわ
ち、マスター段およびスレーブ段により形成する。マス
ター段は２つのＮＯＲゲートＧ□およびＧ２を含み、ス
レーブ段は４つのＮＯＲゲー） Ｇａ ｒ Ｇ４ ｒ
ＧＢ＋ Ｇｏならびにワイヤド（配線式）ＯＲゲートＱ
７およびＧ８を含む。この場合、後者のゲートＧ、およ
びＧ８は補足的転移時間を有しない。マスター段のゲー
トＧ０およびＧ、の各々の一方の入力には制御信号Ｈを
供給する。また、スレーブ段の各ゲートＧ、およびＧ、
の一方の入力にも制御信＠Ｉ■を供給し、これらのゲー
トＧ、およびＧ、に特定の機能をもたせる。
ち、マスター段およびスレーブ段により形成する。マス
ター段は２つのＮＯＲゲートＧ□およびＧ２を含み、ス
レーブ段は４つのＮＯＲゲー） Ｇａ ｒ Ｇ４ ｒ
ＧＢ＋ Ｇｏならびにワイヤド（配線式）ＯＲゲートＱ
７およびＧ８を含む。この場合、後者のゲートＧ、およ
びＧ８は補足的転移時間を有しない。マスター段のゲー
トＧ０およびＧ、の各々の一方の入力には制御信号Ｈを
供給する。また、スレーブ段の各ゲートＧ、およびＧ、
の一方の入力にも制御信＠Ｉ■を供給し、これらのゲー
トＧ、およびＧ、に特定の機能をもたせる。
また、マスター段はメモリ作用を有せず、ワイヤドＯＲ
ゲートＧ、およびＧ８の出力Ｑおよび党はそれぞれゲー
トＧ２およびＧ□の第２人力を形成する。ここで、τ、
はゲートＧ０またはＧ２における転移（トランジット）
時間を表わす。
ゲートＧ、およびＧ８の出力Ｑおよび党はそれぞれゲー
トＧ２およびＧ□の第２人力を形成する。ここで、τ、
はゲートＧ０またはＧ２における転移（トランジット）
時間を表わす。
これに対して、スレーブ段はメモリ作用を有し、ゲート
Ｇ８およびＧ、の短絡出力Ｅ８およびＥ、は第２出力信
号ｑを形成する。前記出力信号ＱはゲートＧ５およびＧ
６の人力の１つに帰還させる。同様に、ゲートＧ５およ
びＧ６の短絡出力Ｅ６およびＥ６は第１出力信号Ｑ（Ｑ
の補数）を形成する。前記出力信号互はゲートＧ８およ
びＧ、の入力の１つに帰還させる。また、ゲートＧ８お
よびＧ５の第２人力をそれぞれゲートＧ０およびＧ２の
出力Ｅ□およびＥ、に接続する。さらに、ゲートＧ８ま
たはＧ。
Ｇ８およびＧ、の短絡出力Ｅ８およびＥ、は第２出力信
号ｑを形成する。前記出力信号ＱはゲートＧ５およびＧ
６の人力の１つに帰還させる。同様に、ゲートＧ５およ
びＧ６の短絡出力Ｅ６およびＥ６は第１出力信号Ｑ（Ｑ
の補数）を形成する。前記出力信号互はゲートＧ８およ
びＧ、の入力の１つに帰還させる。また、ゲートＧ８お
よびＧ５の第２人力をそれぞれゲートＧ０およびＧ２の
出力Ｅ□およびＥ、に接続する。さらに、ゲートＧ８ま
たはＧ。
における転移時間をτ８で表示し、ゲートＧ、またはＧ
６における転移時間をτ４で表示する。
６における転移時間をτ４で表示する。
第８図から明らかなように、制御信号Ｈが高レベル（Ｈ
＝１）のとき、出力Ｅ□＝ Ｅ、 ＝ Ｏである。
＝１）のとき、出力Ｅ□＝ Ｅ、 ＝ Ｏである。
これは、出力Ｅ、＝１．Ｅ、＝ＯＬ、たがってＱ＝１で
あること、ならびに出力Ｅ、 ＝ Ｅ６＝ Ｏしたがっ
てＱ＝０であることを意味する。信号Ｈが１から０に変
化したときは、始めにＱ＝１で互＝０と仮定した場合、
Ｅｌは時間周期τ、後に１となり、Ｅ２はＯ状態を保持
する。また、他の信号は同じ状態を保持し、マスター段
のみが活性状態となる。信号Ｈが転移してから時間周期
τ１経過した後、情報はスレーブ段にあられれる。
あること、ならびに出力Ｅ、 ＝ Ｅ６＝ Ｏしたがっ
てＱ＝０であることを意味する。信号Ｈが１から０に変
化したときは、始めにＱ＝１で互＝０と仮定した場合、
Ｅｌは時間周期τ、後に１となり、Ｅ２はＯ状態を保持
する。また、他の信号は同じ状態を保持し、マスター段
のみが活性状態となる。信号Ｈが転移してから時間周期
τ１経過した後、情報はスレーブ段にあられれる。
信号ＨがＯから１に変化したときは、情報Ｅ□＝１が、
信号Ｈ＝１および前の情報Ｑ＝１１党＝０とともにスレ
ーブ段にあられれる唯一の情報で、その結果、信号Ｈの
この転移から時間周期τ８経過後ニは、Ｅ８＝ ０１
Ｅ、 ＝ ＯおよびＱ＝Ｏとなる。
信号Ｈ＝１および前の情報Ｑ＝１１党＝０とともにスレ
ーブ段にあられれる唯一の情報で、その結果、信号Ｈの
この転移から時間周期τ８経過後ニは、Ｅ８＝ ０１
Ｅ、 ＝ ＯおよびＱ＝Ｏとなる。
したがって、再びＱ＝Ｏにすることにより、ゲートＧ、
およびＧ６の出力Ｅ５＝ Ｏ、Ｅ６＝ １を得、夏＝１
を得ることを保証するためには、他の補足的時間周期τ
、を必要とするが、この作動は、信号Ｈの０から１への
転移により生成される情報Ｅ１＝０が到来してスレーブ
段の７リツプ フロップ作用の最終段階を妨害しないう
ちに終結させる必要がある。
およびＧ６の出力Ｅ５＝ Ｏ、Ｅ６＝ １を得、夏＝１
を得ることを保証するためには、他の補足的時間周期τ
、を必要とするが、この作動は、信号Ｈの０から１への
転移により生成される情報Ｅ１＝０が到来してスレーブ
段の７リツプ フロップ作用の最終段階を妨害しないう
ちに終結させる必要がある。
前述したように、時間周期τ８は出力Ｑを切換えるのＧ
こ必要であり、また他の時間周期τ、は出力局を切換え
るのに必要である。また、τ□をゲ−）Ｇ□における転
移時間とした場合、出力Ｅ□によりフリップ フロップ
作用が妨害されないようにするには、τ を（τ８＋τ
、）に等しいか（τ８＋τ、）より大きくする必要があ
る。
こ必要であり、また他の時間周期τ、は出力局を切換え
るのに必要である。また、τ□をゲ−）Ｇ□における転
移時間とした場合、出力Ｅ□によりフリップ フロップ
作用が妨害されないようにするには、τ を（τ８＋τ
、）に等しいか（τ８＋τ、）より大きくする必要があ
る。
時間周期τ、はマスター役向で情報を循還させるのに必
要であり、また時間間隔τ およびτ、は情報をスレー
ブ段の出力に導出させるのに必要であることから、最高
作動周波数は次の関係式、すなわち、ｆ ＝１／（τ□
＋τ８＋τ、）により与ａＸ えられる。
要であり、また時間間隔τ およびτ、は情報をスレー
ブ段の出力に導出させるのに必要であることから、最高
作動周波数は次の関係式、すなわち、ｆ ＝１／（τ□
＋τ８＋τ、）により与ａＸ えられる。
かくして、最高周波数はマスター段およびスレーブ段が
メモリ機能を有し、かつその場合に、ｆｍａＸ ”’
４τ（ただし、τはゲートの伝搬遅延時間）が成立する
ような回路により得られるものより高くなる。
メモリ機能を有し、かつその場合に、ｆｍａＸ ”’
４τ（ただし、τはゲートの伝搬遅延時間）が成立する
ような回路により得られるものより高くなる。
を
出力信号の周波数はτ、二２τ８コ２τ、さＴ（ただし
、ｔは制御信号の周波数）に選定することにより関係式
ｆ＝πで与えられる。
、ｔは制御信号の周波数）に選定することにより関係式
ｆ＝πで与えられる。
第２ａ図から分るように、ＢＦＬ論理のＮＯＲゲートは
並列に接続した２つの共通ソース空乏ＭＥＳＦＥＴ ）
ランジスタＴ およびＴ、を含み、前記トランジスタＴ
およびＴ、のドレインを共通ドレイン チャージ ト
ランジスタＴ、の短絡グリッドソース電極に接続する。
並列に接続した２つの共通ソース空乏ＭＥＳＦＥＴ ）
ランジスタＴ およびＴ、を含み、前記トランジスタＴ
およびＴ、のドレインを共通ドレイン チャージ ト
ランジスタＴ、の短絡グリッドソース電極に接続する。
また、トランジスタＴ□およびＴ、のドレインは共通ド
レイン トランジスタ ホロワＴ、のゲート電極にも接
続するようにし、前記トランジスタ ホロワＴ、のソー
スを、トランジスタ ホロワＴ、と電流源Ｔ、との間に
直列に接続した２つのダイオードＤ０およびり、に接続
する。ＮＯＲゲートの２つの等個入力はトランジスタＴ
およびＴ、のゲート電極上に配置し、出力はトランジ
スタＴ とダイオード９８間にあるトランジスタＴ６の
ドレイン上に配置する。
レイン トランジスタ ホロワＴ、のゲート電極にも接
続するようにし、前記トランジスタ ホロワＴ、のソー
スを、トランジスタ ホロワＴ、と電流源Ｔ、との間に
直列に接続した２つのダイオードＤ０およびり、に接続
する。ＮＯＲゲートの２つの等個入力はトランジスタＴ
およびＴ、のゲート電極上に配置し、出力はトランジ
スタＴ とダイオード９８間にあるトランジスタＴ６の
ドレイン上に配置する。
（１５（
第２ｂ図から分るようＧこ、第１図示論理図は第２ａｌ
Ｎに示すＮＯＲゲートにより表示することができる。
Ｎに示すＮＯＲゲートにより表示することができる。
しかし、ワイヤドＯＲゲートは特定の方法で得るように
している。すなわち、ゲートＧ８およびＧ、に関しては
、ダイオードＤ０およびＤ２ならびにトランジスタＴ５
を共通に接続する。したかって、これら２つのゲートの
アセンブリは２つのトランジスタ ホロワＴ、を有する
が、ダイオードＤＩ、 Ｄ、 、 Ｔ５を含むトランジ
スタ段は１つだけである。また、この場合、出力Ｑは共
通トランジスタＴ、のドレイン上に配置する。これはゲ
ートＧ、およびＧ６についても同様で、出力頁は共通ト
ランジスタのドレイン上に導出される。
している。すなわち、ゲートＧ８およびＧ、に関しては
、ダイオードＤ０およびＤ２ならびにトランジスタＴ５
を共通に接続する。したかって、これら２つのゲートの
アセンブリは２つのトランジスタ ホロワＴ、を有する
が、ダイオードＤＩ、 Ｄ、 、 Ｔ５を含むトランジ
スタ段は１つだけである。また、この場合、出力Ｑは共
通トランジスタＴ、のドレイン上に配置する。これはゲ
ートＧ、およびＧ６についても同様で、出力頁は共通ト
ランジスタのドレイン上に導出される。
また、転移時間についてτ 〉（τ８＋τ、）の関係を
成立させるため、始めはマスター段とスレーブ段のゲー
トを同一とし、マスターにおける転移時間を増加させる
か、スレーブにおける転移時間を減少させるかのいずれ
かの方法をとることが可能であるが、マスター段におけ
る転移時間を増やすことは、回路が作動しつる最高周波
数が低くなるという見地から興味あることではない。し
たがって、このような環境では、スレーブ段における転
移時間を減少させることが必要である。
成立させるため、始めはマスター段とスレーブ段のゲー
トを同一とし、マスターにおける転移時間を増加させる
か、スレーブにおける転移時間を減少させるかのいずれ
かの方法をとることが可能であるが、マスター段におけ
る転移時間を増やすことは、回路が作動しつる最高周波
数が低くなるという見地から興味あることではない。し
たがって、このような環境では、スレーブ段における転
移時間を減少させることが必要である。
１つの解決法はスレーブ段のＮＯＲゲートのトランジス
タＴ１およびＴ、を増大させることで、この方法は必然
的に電力消費が増えるという欠点を有するが、マスター
段のゲートがきわめて小であり、その電力消費が極度に
少ないという事実により、スレーブ段の電力消費量の増
加はきわめて少なくて済む。
タＴ１およびＴ、を増大させることで、この方法は必然
的に電力消費が増えるという欠点を有するが、マスター
段のゲートがきわめて小であり、その電力消費が極度に
少ないという事実により、スレーブ段の電力消費量の増
加はきわめて少なくて済む。
また、他の解決法は、マスター段のゲートのスレショー
ルドレベルをシフトさせることで、これにより所望の遅
延を得ることができ、しかも発振の問題も全然起らない
。
ルドレベルをシフトさせることで、これにより所望の遅
延を得ることができ、しかも発振の問題も全然起らない
。
最良の結果を与える解決法はトランジスタの寸法とトラ
ンスレータ段の極性を操作することである。
ンスレータ段の極性を操作することである。
本発明の一実施例においては、トランジスタの寸法を表
４から選定するようにしている。表４において、Ｗはト
ランジスタの単位サイズである。
４から選定するようにしている。表４において、Ｗはト
ランジスタの単位サイズである。
例えば、Ｗ＝２０μｍ 、ＶＤＤ ＝、４ Ｖ ｖ Ｖ
３Ｂ ＝ −ａｖ。
３Ｂ ＝ −ａｖ。
ピンチオフ電圧ＶＴ ＝ −２１でトランジスタのゲー
ト長りが０．６μｍの場合には、最高周波数ｆｍａｘ
”５ ＧＨｚ Ｉ消費電力Ｐ ＝ ２８０ ｍＷが得ら
れる。
ト長りが０．６μｍの場合には、最高周波数ｆｍａｘ
”５ ＧＨｚ Ｉ消費電力Ｐ ＝ ２８０ ｍＷが得ら
れる。
これは、既知のダイヤグラムにしたがって製造した回路
により４ ＧＨ２を上廻る周波数値を得ることがきわめ
て困難なことを考慮した場合、大幅な進展があったこと
を示している。
により４ ＧＨ２を上廻る周波数値を得ることがきわめ
て困難なことを考慮した場合、大幅な進展があったこと
を示している。
このように、本発明によるときは、低価格、低消費電力
の集積形２分周回路をギガヘルツ（ＧＨＺ ）帯周波数
領域で実現することが可能となる。
の集積形２分周回路をギガヘルツ（ＧＨＺ ）帯周波数
領域で実現することが可能となる。
本発明は５ ＧＨ２までの周波数領域における信号処理
への適用に限定されるものでないこと当然である。また
、本発明は本明細書記載の実施例に限定されるものでな
く、他の変形をも包含するものである。
への適用に限定されるものでないこと当然である。また
、本発明は本明細書記載の実施例に限定されるものでな
く、他の変形をも包含するものである。
第１図はＮＯＲゲートおよびＯＲゲートにより形成した
マスター スレーブＴ形７リツプ フロップの回路図、 第２ａ図はＢＦＬ論理のＮＯＲゲートの回路図、第２ｂ
図はＮＯＲゲートの記号形状をＢＦＬ論理の否定（イン
バータ）ゲートによる表示に置き換工たマスター スレ
ーブＴ形フリップ フロップを示す回路図、 第８図は入力信号または出力信号に対する種々の取得段
または転送段における波形を示す図、第４図はトランジ
スタの寸法を示す表である。 Ｇ□、・・・Ｇ６・・・ＮＯＲゲート Ｇ７＃ Ｇｇ・・・ワイドＯＲゲート ｕｓ Ｉ、、 Ｉ、・・・人力 ＥＩＩ・・・Ｅ６＋Ｑｙ互、Ｓ・・・出力Ｔ１１ ”８
・・・共通ソース空乏形ＭＫＳＦＥＴ ）ランジスタＴ
８・・・共通ドレイン チャージ トランジスタＴ、・
・・共通ドレイン トランジスタ ホヮワＴ５・・・電
流源トランジスタ Ｄ、、Ｄ、・・・ダイオード ＶＤＤ 、 ｖ８３ ”” Ｄ 、０電源。
マスター スレーブＴ形７リツプ フロップの回路図、 第２ａ図はＢＦＬ論理のＮＯＲゲートの回路図、第２ｂ
図はＮＯＲゲートの記号形状をＢＦＬ論理の否定（イン
バータ）ゲートによる表示に置き換工たマスター スレ
ーブＴ形フリップ フロップを示す回路図、 第８図は入力信号または出力信号に対する種々の取得段
または転送段における波形を示す図、第４図はトランジ
スタの寸法を示す表である。 Ｇ□、・・・Ｇ６・・・ＮＯＲゲート Ｇ７＃ Ｇｇ・・・ワイドＯＲゲート ｕｓ Ｉ、、 Ｉ、・・・人力 ＥＩＩ・・・Ｅ６＋Ｑｙ互、Ｓ・・・出力Ｔ１１ ”８
・・・共通ソース空乏形ＭＫＳＦＥＴ ）ランジスタＴ
８・・・共通ドレイン チャージ トランジスタＴ、・
・・共通ドレイン トランジスタ ホヮワＴ５・・・電
流源トランジスタ Ｄ、、Ｄ、・・・ダイオード ＶＤＤ 、 ｖ８３ ”” Ｄ 、０電源。
Claims (1)
- 【特許請求の範囲】 １ ギガヘルツ（ＧＨ７）帯周波数領域の制御信号Ｈ用
の単一人力ならびにＢＦＬ論理の２つの相補出力Ｑおよ
び互を含むマスター スレーブ フリップ フロップ形
式の集積回路状２分周回路において、１マスター”段を
２つのＮＯＲゲート（Ｇｌ ＋ ０４ ）により形成し
、第１ＮＯＲゲー）（Ｇ□）の入力に制御信号Ｈおよび
第１帰還出力信号互を、第２ＮＯＲグー） （Ｇ、 ）
の入力に制御信号Ｈおよび第２帰還出力信号Ｑを供給す
るようにするとともに、６スレープ”段を４つのＮＯＲ
ゲート（Ｇ８ｒ Ｇ４ ＋ Ｇ５およびＧ、 ）により
形成し、その第１ＮＯＲゲー） （Ｇ８）の入力に該マ
スター段の第１ ＮＯＲゲー） （Ｇ、 ）の出力信号
Ｅ工および第１帰還出力信号局を、第２ＮＯＲゲー）
（Ｇ、 ）の入力に第１帰還出力信号互および制御信号
Ｈを、第８ＮＯＲゲー） （ＧＢ）の入力に制御信号Ｈ
および第２帰還出力信号Ｑを、また第４ＮＯＲゲー）
（Ｇ６）の入力に該マスター段の第２ＮＯＲゲート、
（Ｇ２）の出力信号Ｅ、および第２帰還出力信号Ｑを供
給するようにし、前者の２つのＮＯＲゲート（Ｇ８およ
びＧ、 ）の出力をワイヤドＯＲゲー） （Ｇ７）の形
状に相互接続して第２出力信号Ｑを導出させるようにし
、後者の２つのＮＯＲゲート（Ｇ、およびＧ６）の出方
をワイヤドＯＲゲー） （Ｇ８）の形状に相互接続して
第１出力信号回を導出させるよう形成したことを特徴と
する２分周回路。 区 レベル トランスレータ段を後段に配置した否定回
路（インバータ）形ゲートを包含させる技術を用いて、
空乏形ＭＥＳＦＲ：Ｔ ）ランジスタによりガリウム砒
素基板上に集積化するようにしたことを特徴とする特許
請求の範囲第１項記載の２分周回路。 ＆ 該マスター段（Ｇｌ ｌ Ｇｅ１ ）における転移
（トランジット）時間τ１と、該スレーブ段の第１およ
び第２ＮＯＲゲー） （Ｇ８１ Ｇ、 ）における転移
時間τ８と、該スレーブ段の第８および第４ＮＯＲゲー
） （Ｇ５ ｔ Ｇ６ ）における転移時間τ、との間
に、次の不等式、τ□〉（τ８＋τ、）が成立するよう
各トランジスタを調和させるようＱこしたことを特徴と
する特許請求の範囲第１項記載の２分周回路。 表 使用する制御信号の周波数を５ ＧＨｚのオーダー
とし、かつ最大作動周波数が次式、すなわちｆｍａＸ
” ” ／ （τ□＋τ８＋τ、）により定義されるよ
うにしたことを特徴とする特許請求の範囲第１項ないし
第８項のいずれかに記載の２分周回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8310739A FR2548487B1 (fr) | 1983-06-29 | 1983-06-29 | Diviseur de frequence par deux |
| FR8310739 | 1983-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016027A true JPS6016027A (ja) | 1985-01-26 |
| JPH0528007B2 JPH0528007B2 (ja) | 1993-04-23 |
Family
ID=9290293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130194A Granted JPS6016027A (ja) | 1983-06-29 | 1984-06-26 | ２分周回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4623801A (ja) |
| EP (1) | EP0130645B1 (ja) |
| JP (1) | JPS6016027A (ja) |
| DE (1) | DE3465676D1 (ja) |
| FR (1) | FR2548487B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8502811A (nl) * | 1985-10-15 | 1987-05-04 | Philips Nv | Geintegreerde geheugenschakeling. |
| EP0262412A1 (de) * | 1986-09-01 | 1988-04-06 | Siemens Aktiengesellschaft | Lastangepasster Taktgenerator in CMOS-Schaltungen |
| US4965863A (en) * | 1987-10-02 | 1990-10-23 | Cray Computer Corporation | Gallium arsenide depletion made MESFIT logic cell |
| JPH0683065B2 (ja) * | 1988-02-09 | 1994-10-19 | 沖電気工業株式会社 | 分周回路 |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
| FR2641426B1 (fr) * | 1988-12-30 | 1991-03-15 | Labo Electronique Physique | Dispositif semiconducteur integre incluant un diviseur de frequences pour applications hyperfrequences |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US7379723B2 (en) * | 2004-07-29 | 2008-05-27 | Silicon Laboratories Inc. | Local oscillator and mixer for transceiver |
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8791740B2 (en) * | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
| GB2611882B (en) * | 2018-05-17 | 2023-07-05 | Pragmatic Printing Ltd | AND gates and clock dividers |
| GB2573795B (en) * | 2018-05-17 | 2023-01-11 | Pragmatic Printing Ltd | AND gates and clock dividers |
-
1983
- 1983-06-29 FR FR8310739A patent/FR2548487B1/fr not_active Expired
-
1984
- 1984-06-19 US US06/622,351 patent/US4623801A/en not_active Expired - Fee Related
- 1984-06-25 EP EP84200914A patent/EP0130645B1/fr not_active Expired
- 1984-06-25 DE DE8484200914T patent/DE3465676D1/de not_active Expired
- 1984-06-26 JP JP59130194A patent/JPS6016027A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528007B2 (ja) | 1993-04-23 |
| US4623801A (en) | 1986-11-18 |
| EP0130645A1 (fr) | 1985-01-09 |
| EP0130645B1 (fr) | 1987-08-26 |
| DE3465676D1 (en) | 1987-10-01 |
| FR2548487B1 (fr) | 1985-10-25 |
| FR2548487A1 (fr) | 1985-01-04 |
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