JPS60160251A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、光通信に好適なデータ伝送装置に関する。

データ伝送には、本来の電気信号による伝送の他に、光
信号を使った伝送がある。光伝送は、高速で且つ伝送損
失が比較的少ないために広く使用されつつある。光ファ
イバーの発達、半導体レーザの発達は、更に広範囲な使
用に貢献している。

光通信のデータ伝送形式は、光多重通信が広く使用され
る。光多重通信にとって、伝送の信頼性を上けること、
送受信端での回路規模が少ないことは重要なテーマとな
る。

従来の伝送形式は、フレーム形式をとり、１フレームは
先頭にスタートビットを持ち、最後尾にストップビット
を持ち、スタートビットとストップビットとの間に伝送
すべきデータを乗せる形式とした。乗せるべきデータの
形式も種々存在する。

データは通常複数ビットよ構成シ、“１・と“〇−（又
はＨとＬ）との組合せよ構成る。従って伝送すべきデー
タがオール“１・かオール“０・かによってオールＨ，
オールＬとな夛、′１・と０″との任意の組合せの場合
にはその組合せに伴ったＨとＬとの組合せとなる。即ち
、伝送すべきデータの内容に従って１フレーム内のデー
タのデユティ比を異にする。

かかる伝送形式は、受信側では広帯域の受信回路を必要
とするとの欠点を生む。

更に、上記従来の伝送形式は、受信側のクロックでデー
タ取込みのためのサンプリングを行っているため、伝送
遅れ等の波形歪みの発生時にはサンプリングが不正確と
なる欠点を持つ。

かかる欠点を解消すべく、出願人は、特許出願として「
データ伝送装置」（特願昭５７−２２７３５３号）の出
願を行った。このデータ伝送装置は、特別なデータ伝送
形式を採用した。各フレーム内にあって送出すべきデー
タの他に、該送出すべきデータを論理的に反転した反転
データを送出すべきデータに引き続いて送出させるもの
とした。ここで送出すべきデータとは、°１″　と°０
″との組合せよ構成る一群のデータである。従って、一
群のデータを送シ、次いで該一群のデータを論理的に反
転したデータを送る形式となる。

以上のデータ伝送装置によれば、デユティ比が先の従来
例の如き大巾な変化をしないことのために受信側で広帯
域な受信回路を必要としないとの利点を持つ。

本発明は、先のデータ伝送装置の利点を生かしつつ、且
つデータ受信側ではビット単位にその正誤を即座に判断
可能にしたデータ伝送装置を提供するものである。

本発明の要旨は、フレーム内での送出データの谷ビット
単位に論理的に反転したビットを付加せしめた点にある
。先願のデータ伝送装置では、フレーム内の送出データ
全体に対して論理的に反転させている故に、本願発明と
先願とは基本的に構成が異なる。

以下、図面によシ本発明を詳述する。

第１図（６）、（ロ）に本発明の１ビツトのデータ構成
図を示す。＠１”は、ＬレベルとＨレベルとのパルス状
波形の組合せで構成し、最初に時間巾ＴなるＬレベルを
設け、後に時間巾Ｔ９るＨレベルを設けている。“０″
はＬレベルとＨレベルとの組合せで構成し、最初に時間
中２ＴなるＬレベルを設け、後に時間巾ＴなるＨレベル
を設けている。

即ち１″では時間巾ＴなるＬレベルを持ち、′０“では
時間巾２ＴなるＬレベルを持つ。

従って、１１１と１０”とでは、Ｌレベルの時間巾が異
なるだけである。

第２図（イ）、（ロ）は、本発明のデータ伝送時の形式
を示す。“１・伝送時には、第１図で示した”１・に“
１・を論理的に反転したデータ゛０・を付加する。゛０
″伝送時には、第１図で示し九”０″に“θ″を論理的
に反転したデータ“１・を付加する。この送出すべきデ
ータを真データと称し、附加する論理的に反転したビッ
トを反転論理ビットと称し、真データビットと反転論理
ビットとの組合せのビットデータを実質的送出ビットと
称する。以下では、送出データを構成する真の１ビツト
をＤ１反転論理ピッ）Ｉ）を付加した送出時の実質的送
出ビットをｄとする。当然に、ｄ＝（Ｄ、Ｉｉ）となる
。

送出時のデータの実質的送出１ピツ）ｄは、Ｄ＝“１″
とＤ−”０″　とで時間巾をとる。即ち、Ｄ＝゛１″で
は、１ピツ）ｄの時間中１．はｔ＋　−（Ｔ＋Ｔ　）　
＋　（２Ｔ＋Ｔ　）＝　５Ｔ　・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・＋１１
Ｄ＝“０″では、１ピツ）ｄの時間巾ｔ。はｔｏ＝　（
２Ｔ＋Ｔ）＋（Ｔ＋Ｔ） ＝　５Ｔ　・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（２）となる。

１フレームはスタートビットとストップビットを必要と
するが、スタートビットとストップビットとは同じ形式
であってもよい。本実施例では、これを同じ形式で示し
名称をマーク信号とし、そのデータ形式を第６図の如く
する。第３図でマーク信号Ｍは、４Ｔなる時間巾のＬレ
ベルとＴなる時間巾のＨレベルとよシ構成する。基本的
な考え方は、実質的送出ピッ）ｄと区別できれはよく、
他の形式であってもよい。

第４図は本発明で使用する１フレームのデータ構成を示
す、先頭及び最後尾にマーク信号Ｍを付加し、その間に
ｎビットのデータを乗せる。このｎビットのデータとは
、各ビット毎に論理的に反転したビットを付加した実質
的送出ビットよυ成るデータであり、（ｄＩｄ２ｄ３・
・・・・・・・・ｄｎ　）　となる。

先頭及び最後尾に付したマーク信号Ｍとは同一形式をと
る故に、最後尾のマーク信号Ｍとは次のフレームの先頭
マーク信号Ｍでもある。第４図では兼用させたが故に、
マーク信号Ｍが連続して２つあることはない。

第５図は本発明の全体構成例図を示す。光モデム２と光
モデム６とは光信号１１によシ光通信を行う。処理部１
は、パソコンやプリンタなどにより成シ、送出すべきデ
ータを光モデム２に送り、且つ光モデム６から光信号を
経て送出されてきた受信データを光モデム２から受取る
。処理部４は、パソコンやプリンタなどよ構成シ送出す
べきデータを光モデム３に送シ、且つ光モデム２から光
信号を経て送出されてきた受信データを光モデムから受
取る、 光モデム２は、インターフェース部５、光モデム本体部
６、光変換回路７よ構成る。光モデム６は、光変換回路
８、光モデム本体部９、インターフェース部１０よ構成
る。インターフェース部ｓ、１ｏは処理部１，４との間
の接続部ｒなすう光モデム本体部６，９は本発明の中心
となるべき回路をなし、論理反転ビットを付加したピッ
）ｂの作成及びその復調を行う。光変換回路７，８は電
気信号から光信号への変換、光信号から電気信号への変
換を行う。

尚、第５図で処理部１とインターフェース部５との間、
及びインターフェース部５とモデム本体部６との間のデ
ータ伝送形式は、並列伝送形式をとる。同様に、処理部
４とインターフェース部１０との間、モデム本体部９と
インターフェース部１０との間のデータ伝送形式は並列
伝送形式をとる。

光モデム本体部６と光変換回路７との間、光モデム本体
部９と光変換回路８との間では直列伝送形式をとる。更
に、光信号１１も直列伝送形式をとる。

光モデム本体部６と９とは同一構成より成る。

従って、光モデム本体部６を代表して実施例を示す。

光モデム本体部６は、送信部と受信部とよ構成る。送信
部の実、施例を第６図に示す。受信部の実施例を第８図
に示す。送信部のタイムチャートを第７図、受信部のタ
イムチャートを第９図に示す。

第６図の送信部は、パラ−シリ変換回路１２、クロック
発振器１６、ビットタイミング作成回路１４、マーク信
号作成回路１５、ビット論理選択回路１６、ナントゲー
ト１７、アンドゲート１８、オアゲート１９よ構成る。

バラ−シリ変換回路１２は、インターフェース部５から
の並列出力ＤＯ〜Ｄ２１をラッチ信号１７Ａ（ＬＯＡＤ
　）　によって受取り、直列出力Ｄｏｕｔを発生する。

インターフェース部５からの２２ビツトは、１フレーム
で送出すべきデータのビット数を示し、一般的にはｎビ
ットでよい（但しｎはｎ≦２）。

２２ビツトは一例にすぎない。

クロック発振器１３は、クロックφ及び４分周クロック
シ４を出力する。

ビットタイミング作成回路１６は、“１−及び＠０″の
データＤ用のタイミング信号１４Ｂ　、　１４Ｃ及びマ
ーク信号用のタイミング信号１４Ａ、クロック用タイミ
ング信号１４Ｄを作成し発生する。

ビット論理選択回路１６は送出すべきデータＤｏｕｔを
受取”　、ＤＯｕｔが“１″か“０″かによって第２図
に示す如き実質的送出ビットデータｄを選択する。この
選択はビットタイミング作成回路１４の出力（１４Ｂ又
は１４Ｃのいずれかの選択）である第２図の如きビット
構成をもとに行う。

マーク作成回路１５は、マーク信号の作成を行う。

以上の構成をもとに、第７図のタイムチャートを利用し
て動作を説明する。ビットタイミング作成回路１４は、
クロック発振器１６の１分周出力１５Ａを取込み、タイ
ミング信号１４Ａ　、　１４Ｂ　、　１４Ｃ。

１４Ｄを出力する。タイミング信号１４Ａと１４Ｄとは
クロック１３Ａを４分周したパルスであって、互いに逆
相関係を持つ。タイミング信号１４Ｂは、第２図に示す
如き”０″対応の信号ｄの作成用であ）、この信号１４
Ｂはタイミング信号１４Ａの周期に同期して次々に生起
する。タイミング信号１４Ｃは、第２図に示す如き“１
“対応の信号ｄの作成用であシ、この信号１４Ｃは、タ
イミング信号１４Ａの周期に同期して次々に生起する。

ビット論理選択回路１６は、データＤｏｕｔ、タイミン
グ信号１４Ｂ　、　１４Ｃを取込み、Ｄｏｕｔ＝　１の
時にはタイミング信号１４Ｃを選択して出力１（ＳＡと
して出力する。Ｄｏｕｔ　＝　０の時には！イミング信
号１４Ｂを選択して出力１６Ａとして出力する。タイミ
ング信号１４Ｂ　、　１４Ｃは共に論理反転ビットを付
加した信号でおる故に、選択出力１（ＳＡは、データＤ
Ｏｕｔに対して論理反転した信号を付加した信号となる
。

尚、フレームの先頭にはマーク信号を必要とするが、こ
のマーク信号の存在すべき位置では１）ｏｕｔは存在せ
ず、従ってＤｏｕｔ＝０と同じ扱いをなす。

従って、出力１６Ａでマーク信号を付加すべき部分は、
Ｄｏｕｔ＝０用の信号ｄとなっている。

マーク作成回路１５は、タイミング信号１４Ｄを取込み
、タイミング信号１５Ｂ１及びマーク作成信号１５Ａを
出力する。このマーク作成回路１５は一種のカウンタで
あシ、タイミング信号１４Ｄを計数してマーク作成信号
１５Ａを作成する。タイミング信号１４Ｄは送出データ
のピッ）Ｋ同期している故に２３ビツト毎にマーク作成
信号１５Ａを発生する。マーク信号１５Ａは、マーク部
をＬレベル、非マーク部をＨレベルで表現している。

アンドゲート１８は、マーク作成信号１５Ａとデータ出
力１６Ａとを取込み、マーク部のみをＬレベルとする信
号１８Ａを出力する。オアゲート１９では、この出力１
８Ａと出力１４Ａとのオアをと）、マーク部にマーク信
号Ｍを付加してデータｄと共に出力する。この出力１９
Ａは送出すべきフレーム単位の信号となる、出力１９Ａ
は光変換回路７に送られる。

ナントゲート１７は、タイミング信号１５Ｂとタイミン
グ信号１４Ａのそれぞれの反転信号を入力とし、ロード
信号１７Ａを発生する。このロード信号１７Ａはパラ−
シリ変換回路１２に入力し、並列２２ビツトデータＤＯ
〜Ｄ２１をパラ−シリ変換回路１２にラッチさせるラッ
チ信号となる。このラッチ信号１７Ａはフレーム終了毎
に発生し、フレーム開始に先立って並列２２ビツトデー
タのラッチを行う。この並列２２ビツトデータの送出に
ついては上述した手順となる。１フレーム送出終了後、
再びラッチ信号１７Ａが発生し、新しく送るべき並列２
２ビツトデータをラッチする。以下、次々にこれを繰返
す。

第８図は受信部の実施例を示す。受信部は、ワンショッ
ト回路２１、ビット判別回路２２、ビット正誤判別回路
２６、データ取込み信号発生部２４、エラー検出回路２
５、シリ−パラ変換回路２６、ノくラレルデータラッチ
回路２７とよ９成る。

ワンショット回路２１は、光変換回路７で受信した受信
データを受取−如波形整形を行う。ビット判別回路２２
は、ワンショット回路２１の出力を受取９マ一ク信号、
データＤ（”１″か“０″か）の判別を行う。

ビット正誤判別回路２３は、データピッ）ｄに論理反転
信号が付加しているか、正しい付加であるかの判別を行
う。これによってデータ転送エラーの判別を行いうる。

データ取込み信号発生部２４は、受信データカ）らデー
タ取込みのためのタイミング信号を発生する。

エラー検出回路２５は、フレーム内のデータ数が２２ビ
ツトでろるか否かの検出を行い、２２ビツトでなければ
、エラー表示をなす。

シリ−パラ変換回路２６は、２２ビツトテータヲシリア
ルに取込み、２２ビット並列データに変換する。

パラレルデータラッチ回路２７は、２２ビツト並タリデ
ータを一時的にラッチする。このラッチ出力は、インタ
ーフェイス部５に送られる。

次に全体動作を第９図のタイムチャートを利用して説明
する。光変換回路７は、光信号１１を受信し電気信号に
変換する。ワンショット回路２１は電気信号７Ａを受け
て波形整形する。第９図では光変換回路７の出力は、な
まった波形をなし、ワンショット回路２１はこの波形を
受けて立上りに同期する微小パルス巾信号を発生する。

ワンショット回路２１の出力２１Ａ　、　２１Ｂは互い
に逆相関係のノ（ルスをなす。

ビット判別回路２２は、クロックφ、信号２１Ａとを取
込み、マーク信号入力に対応するマーク対応信号２２Ａ
１該マーク対応信号２２Ａより若干遅延した信号２２Ｂ
、及び信号２１Ａのパルス間隔に従ってデータビットが
°１″か０″かの判別信号２２Ｃ及びマーク対応信号２
２Ａに同期する信号２２Ｄ　、　２２Ｅとを発生する。

信号２２Ｄと２２にとは互いに逆相関係をなす。

ビット正誤判別回路２３は、信号２２Ｃで信号２１Ａを
判別し、データビットの中で論理反転ビットが付加され
ているか否かの判別を行う。付加されていれば、その時
のデータビットは正しく転送されてきたものとして、判
別した０１又は“１″のシリアルデータ２３Ｂを出力す
る。信号２２ｇはリセット信号となシフレーム毎にビッ
ト正誤判別回路２６のリセットを行う。更に、信号２５
Ａを出力し、データサンプリングのための役割を持たせ
る。

データ取込み信号発生部２４は、データサンプリングの
ための信号２５Ａによシデータ出力２１Ｂからデータサ
ンプリング信号２４Ａを得る。このデータ取込み信号発
生部２４は、フレーム毎に信号２２Ｄによシリセットを
受ける。

エラー検出回路２５は、信号２２Ａ　、　２６Ａ　、　
２６Ｂ　。

クロック’Ａ５（１５分周クロック）を受け、フレーム
エラー及び信号線（光ケーブル）の断線などのエラーの
検出を行う。エラー検出信号は信号２５Ｂとなる。

シリ−パン変換回路２６は、シリアルデータ２３Ｂを取
込み、並列２２ビツトデータに変換する。このシリ−パ
ラ変換回路２６はシフトレジスタを主たる構成要素とし
、その入力データ２３Ｂのラッチはデータサンプリング
信号２４Ａが行う。シリ−パラ変換回路２６娘、信号２
６Ａ　、　２６Ｂの出力を行う。信号２６Ａは入力フレ
ームが正規の手順に従った正しいものである時にそのフ
レームのマーク時に発生する信号である。信号２６Ｂは
１フレームが終っているはずなのにマークが入力しない
場合に発生する信号である。この２つの信号２６Ａ　、
　２６Ｂはエラー検出回路２５に入力し、エラー検出に
供される。更にシリ−パラ変換回路２６は、フレーム毎
にリセット信号２２Ｂによってリセットを受ける。

パラレルデータラッチ回路２７は、２２ビツトデータＤ
Ｏ〜Ｄ２１を並列取込みラッチする。このラッチは信号
２２Ａによって行う。

送信部のパラ−シリ変換回路１２の実施例を第１０図に
示す。パラ−シリ変換回路１２は、シフトレジスタ５０
，３１．３２よ構成る。この６個のシフトレジスタは２
２ピツトシフトレジスタを構成する。シフトレジスタ６
０は、マーク発生時に発生するロード信号１７Ａ　（Ｌ
ＯＡＤ　）によって、並列６ビツトデータをＤＯ〜Ｄ５
をラッチする。シフトレジスタ３１もロード信号１７Ａ
　（ＬＯＡＤ　）によって並列８ビツトデータＤ６〜Ｄ
１３を２ツチする。シフトレジスタ６２もロード信号１
７Ａ　（、ＬＯＡＤ　）によって並列８ビツトデータＤ
１４〜Ｄ２１をラッチする。ロード信号１７Ａ　（ＬＯ
ＡＤ　）とは、ナントゲート１７の出力である。

シフトレジスタ３０，３１．５２へのクロック信号１４
Ｄ（ＣＫ）は、シフトクロックの役割をなす。このシフ
トクロック１４Ｄ（ＣＫ）が−個入力する毎にシフトレ
ジスタ３０，３１．３２は１ピツトシフトを行う。従っ
て、シフトレジスタ３０，５１．３２に入カシた並列２
２ピツトデータは、シフトクロック１４Ｄ（ＣＫ）によ
って次々にシフトを受け、シフトレジスタ３２の出力端
Ｄｏｕｔからシリアルデータとして１ビット単位に出力
される。尚、クロック信号１４０（ＣＫ）は、ビットタ
イミング作成回路１４の出力である。このパラ−シリ変
換回路１２でのタイムチャートを第１図に示す。

第１２図にビットタイミング発生回路１４の実施例を示
す。第１３図にそのタイムチャートを示す。ビットタイ
ミング発生回路１４は、６分周回路６５、フリップフロ
ップ３８、アントゲ−）５（５，３７，３９、インバー
タ３４よ構成る。３分周回路５５は、アントゲ−）４０
、フリップフロップ４１　、４２より成る。

３分周回路６５は、クロック発生源１３がらのクロック
１３Ａを受けとシ、このクロック１３Ａを６分周する。

第１３図には、クロック１５Ａと７リツプフロ７プ４１
，４２の出力４１Ａ　、　４２Ａとを開示しである。

フリップフロップ６８は、クロック１３Ａの反転出力３
４Ａをクロックとし、アンドゲート４ｏの出力４０Ａと
をデータ入力とする。従って、その出力３８Ａは第１３
図の如くなる。この出力３８Ａと信号４０Ａとはアンド
ゲート６９の入力となシ、アンドゲート３９の出力１４
Ａは第１３図に示す如く反転ビットを付加した時間巾を
周期とするパルスとなる。

一方、アンドゲート６６は、信号４１Ａと反転クロック
３４Ａとを入力とする故に、その出方１４Ｂは、“０”
　ビットデータｄとなる。他方、アンドゲート６７は、
信号４２Ａと反転クロック３４Ａとを入力とする故に、
°トビットデータｄとなる。このデータｄは反転ビット
を付加したデータとなる。尚、インバータ４３は、クロ
ック１４Ｄを発生するだめのゲートであり、このクロッ
ク１４Ｄは、信号１４Ａの反転信号をなす。

ビット論理選択回路１６の実施例を第１４図に、そのタ
イムチャートを第１５図に示す。ビット論理選択回路１
６は、フリップフロップ４４、アンドゲート４５　、４
６　、オアゲート４７よ構成る。フ」、ツブフロップ４
４は、データ１ビツト出力１２Ａｔデータ入力とし、ク
ロック１４Ｄをクロックとするものでアシ、そのＱ、り
出力４４Ａ　、　４４Ｂは、クロックＣＫを周期として
出力データ１２Ａをラッチするこ、とになる。

アンドゲート４５　、４６では、そのデータ“１″と”
０″とに応じて論理反転データを付加したデータｄを出
力し、オアゲート４７の出力１６Ａは、出力データ１２
Ａに応じたデータｄを出力することになる。

マーク作成回路１５の実施例を第１６図、そのタイムチ
ャートを第１７図に示す。マーク作成回路１５は、カウ
ンタ５０，５１、ナントゲート５２、インバータ５６、
フリップフロップ５４よ構成る。カウンタ５０．５１及
びナントゲート５２とで２３ビツトのカウンタを構成し
ている。ここで、ＤＡ　、　ＤＢ　、　ＤＣ、ＤＤは４
ビット人カデータを示し、カウンタのプリセットとなる
。

カウンタ５１は、”１００１−の４ビツトデータがプリ
セットデータとなる。カウンタ５２は“１１１ｏ・の４
ビツトデータがプリセットデータとなる。ロード信号Ｌ
ＯＡＤ　（５２Ａ　）はこのプリセットデータラッチ信
号となる。更に、ＲＣｏは、キャリイ出力を意味する。

クロックＣＫは計数クロックを意味する。

かかる回路によれば、ナントゲート出力５２Ａは、２３
個のクロック１４Ａ毎に１個発生する信号となる。

この信号５２Ａをデータ入力とし、クロック１４Ａの反
転クロック５３Ａをクロックとするフリップフロップ５
４を通せば、マークを示す信号検出用の信号１５Ａｔｌ
−得る。

次に受信回路の各部実施例を示す。

第１８図はワンショット回路２１の実施例を示す。

第１９図はそのタイムチャートを示す。ワンショット回
路２１は、インバータ５６、抵抗５７とコンデンサ５８
とよ構成る遅延回路、アンドゲート５９、インバータ６
０よ構成る。

送信側から送られてきた光信号は、光受信器（ホトダイ
オード等よ構成る）で光−電気変換が行われ、電気信号
となる。この電気信号は、本来矩形波であるべきが、伝
送上の歪みにより歪みの入った信号となっている。ワン
ショット回路２１は、この歪みの入った信号を波形整形
して矩形波を得る目的を持つ。

光受信器の電気信号出力５６Ａは、そのままアンドゲー
ト５９の一方の入力となると共に、インバータ５６の入
力となる。アンドゲート５９の他方の人力は、インバー
タ５６、抵抗５７とコンデンサ５８よ構成る遅延回路を
介して取込む入力である。従って、アンドゲート５９の
出力５９Ａは、第１９図の如くなる。

更に、インバータ６０を介することによって反転され、
反転出力６ＯＡ２ｉ−４る。例えば、送信光信号の矩形
波の巾を１２５　ｎ５ｅｃとすると、ワンショット回路
２１では矩形波の巾を５Ｏｎ（８）とする。

第２０図は、ビット判別回路２２の実施例図である。

第２１図はカウンタ７１のタイムチャート、第２２図は
全体のタイムチャートを示す。

ビット判別回路２２は、ビット判別本体部６２、フリッ
プフロップ６３　、６４、インバータ６５　、６６　、
６７　。

７０、遅延回路を構成する抵抗６日、コンデンサ６９よ
り成る。ビット判別本体部６２は、カウンタ７１、イン
バータ７２　、７３　、７４、アンドゲート７５　、７
６　、７７よ構成る。

ビット判別本体部６２は、”０・、“１″、及びマーク
に対応した信号を出力する。本体部６２の中のカウンタ
７１はクロックφを計数する。このカウンタ７１は４ビ
ツトカウンタをなす。カウンタ７１は、ワンショット回
路２１の４出力６ＯＡによってリセットを受ける。この
リセットを考慮せずに、カウンタ７１のタイムチャート
を第２１図に示す。カウンタ７１は、Ａ、Ｂ、Ｃ，Ｄの
４個の出力端子を持つ。Ａ端は最下位ピッ）（ＬＳＢ）
、Ｄ端は最上位ビット（ＭＳＢ　）を示し、Ｂ端、Ｃ端
は下位２ビツト、上位２ビット位置を示す。

第２１図のタイムチャートに対してカウンタ７１は、ワ
ンショット回路２１の延出力６０Ａにより、リセット但
）を受ける。従って、第２１図のタイムチャートはリセ
ットによって変形を受ける。

このリセットを考慮した全体のタイムチャートを第２２
図に示す。カウンタ７１はクロックφを計数している途
中にリセット信号６ＯＡが入る（アクティブとなる）と
、その都度リセットとな多、それまでの計数値はクリア
される。クリアされると、次に入ってくるクロックを再
び計数開始する。以下、それを繰返す。尚、リセット信
号６ＯＡは、図に示す信号がそのまマリセット信号とな
るのではなく、これを反転した信号がリセット信号とな
る。

全体動作を説明する。

カウンタ７１でのクロック計数はリセット信号から次の
リセットまでの間の計数である。この計数値が０〜５カ
ウントであれば、１″なるデータと判別せしめる。この
場合、０〜５カウントではアンドゲート７６はオンとな
らず、従ってフリップフロップ６６は、その葛出力６３
Ａを”１″とする。

即ち、７リツプフロツプ６３はプリセットＰＲがかから
ず、り出力は初期状態の”１″を維持することになる。

カウンタ７１でのクロック計数が６になると、“０・な
るデータと判別せしめる。この場合、６カウントでは、
アンドゲート６３はオンとなり、その結果フリップフロ
ップ７６はプリセット状態をなし、り出力６３Ａは”０
″となる。但し、その６になる前に４出力６０Ａがアク
ティブにならないことが条件である。

カウンタ７１の計ａ値が１０になり、それ迄に百出力６
０Ａがアクティブにならないとするとアンドゲート７７
がオ／となる。この状態は、マーク信号の判別を行った
ことを意味する。アンドゲート７７の出カフ７ＡＵマー
ク信号を示すことになるが、このマーク信号７７Ａは、
パラレルデータラッチ信号の役割を持つ。更に、インバ
ータ６６、遅延回路を構成する抵抗６８とコンデンサ６
９、及びインバータ７０を通すことによってマーク反転
信号７０Ａｔｌ″得、このマーク反転信号７０Ａはシフ
トレジスタのリセット用に供する。

入力のマーク信号がプロトコルに従っていれば、カウン
タ７１での計数が１２カウントあたりになると入力のマ
ーク信号によりワンショット回路２１はアクティブとな
る出力６ＯＡを発生し、カウンタ７１はリセットとなり
、初期状態に戻る。更に、フリップフロップ６５　、６
４もリセットとな９初期状態に戻る。尚、フリップフロ
ップ６６の出力６′５Ａは正誤判別回路２５へのデータ
出力となり、フリップフロップ６４のＱ出力６４Ａはデ
ータ取込み信号発生部２４用のリセット信号、回出力６
４Ｂは正誤判別回路２６のリセット信号となる。

第２３図は信号正誤判別回路２３の実施例図でろり、第
２４図はそのタイムチャートを示す。信号正誤判別回路
２３は、フリップフロップ７９，８０、エクスクルーセ
プオアゲート８１より成る。

フリップフロップ７９は、ワンショット回路２１のＱ出
力６０Ｂの立上りでビット判別回路２２からのデータ出
力６３Ａのデータを入力する３、フリップフロップ８０
はフリップフロップ７９の出カフ９Ａ　ｔ−データ　゛
として取込む構成としたが故に、フリップフロップ７９
の出力がシフトされてＤ端子に入る。このシフトは、ク
ロック端ＣＫへのクロック信号をなす信号６０Ｂによっ
てなす。

エクスクルーセプオアゲート８１は、フリップフロップ
７９と８０のＱ出カフ９Ａ　、　８０Ａを入力している
故に、７９Ａ−“Ｌ”、８０Ａ’−０・、又は、７９Ａ
＝”０・。

８０Ａ　−’　１・の時に出力８１Ａを°１・とする。

即ち、エクスクルーセブオアゲート８１は、正規のデー
タの後に論理反転信号が付加されている時には、出力８
１Ａ＝”１・　とじ、論理反転信号が付加されていない
時には出力８１Ａ＝”０″　とする。これによって、論
理反転信号が附加されているか否かを判断できる。尚、
判別回路２２からのマーク頁信号７０Ａは、アクティブ
になった時にはフリップフロップ７９をリセット＠）さ
せ、フリップフロップ８０をプリセット（ＰＲ）する。

このセット、プリセットは同時に行う。このセット、プ
リセットの結果、７９Ａ＝’０−．８０Ａ＝“１″とな
シ、エクスクルーセブオアゲート８１の出力８１Ａ＝″
１＃となる。この“１”　は、マーク発生時に２２ビツ
トのデータが正しく入っているかを確かめるために、本
来のデータの前にシフトレジスタへ入力する信号（フレ
ーム表示ビット）を入力するためのＣＫ倍信号作るため
の信号のひとつである。もうひとつは８６Ａである。

一方、フリップフロップ８０のＱ出力８０Ａは、シリ−
パラ変換回路２６用のシリアル人力ＳＩとなる。

更に、エクスクルーセブオアゲート８１の出力８１Ａは
アンドゲート８５を介してシリ−パラ変換回路２６のク
ロックＣＫへの入力となる。

第２５図はデータ取込み信号発生部２４の実施例図、第
２６図はそのタイムチャートを示す。データ取込み信号
発生部２４は信号発生本体部８２とアンドゲート８６よ
構成る。信号発生本体部８２は、フリップフロップ８５
　、８６、ノアゲート８７、インバータ８８，９１、−
延回路を構成する抵抗８９とコンデンサ９０とよ浸酸る
。

フリップフロップ８５と８６とは一種のシフトレジスタ
を構成する。即ち、ワンショット回路２１の出力６ＯＡ
の立上シでフリップフロップ８５のデータをシフトし、
且つ出力６０Ａの引き続く２回目の立上シでフリップフ
ロップ８６のＱ出力をアクティブとし、その後、自身の
信号８６ｋを抵抗８７とコンデンサ９０とよ構成る遅延
回路を介して遅延させ、この信号によってリセットさせ
る。フリップフロップ８５　、８６のリセットは、マー
ク出力６４Ａによってもなされる。従って、マーク信号
６４Ａが発生する毎にフリップフロップ８５　、８６は
リセットされると共に、そのリセットからリセットｔで
の間にあっては、信号８６ｋをもとに自己リセットを受
ける。このマーク信号と自己リセットとの関係詳細を第
２７図に示す。

第２７図で、ワンショット回路２１０出力６０Ａは、図
の如＜　ａ、　ｌ　ａ、とし、且つｄ１＝“１″、ｄ、
＝”０’とすると、ｃｔ、では最初のパルスｐ、はマス
クされ、次の２つのパルスｐｚ　＋　ｐｓの立上シによ
シフリップフロップ８６は、出力８６Ａとしてパルスｐ
６を発生する。

このパルスｐ６によ）フリップフロップ８５　、８６は
自己リセットとなる。次に、ｄｌでは、２つのパルスＰ
４　＋　ｐｓによりフリップフロップ８６は出力８６Ａ
としてパルスＰ？を発生ずる。このパルスｐ、によシフ
リップフロップ８５　、８６は自己リセットとなる。以
上の自己リセットはパルスｐａ　＋　ｐ’ｒよりも遅延
回路の遅延時間公達れた後に行う。

ブリップフロップ８６の出力８６Ａは、アンドゲート８
３に正誤判別回路２３の出力８１Ａと共に入力し、シリ
−パラ変換回路２６のクロックＣＫ入力となる。

尚、フリップフロッグ８６は、エラー検出回路２５の工
２−出力２５Ａによってプリセットを受ける。

このプリセットは、フレーム表示ビットをシフトレジス
タへ入力させるためにマーク入力時に発生し、このエラ
ー出力２５Ａによってフリップフロップ８６は強制的に
Ｑ−１″となる。

第２８図はエラー検出回路２５の実施例図、第２９図は
そのタイムチャートを示す。エラー検出回路２５はフリ
ップフロップ９２　、９５、インバータ９４　、９５　
。

９６、遅延回路を構成する抵抗９７とコンデンサ９８、
ノアゲート９９、アンドゲート１００、フリップフロッ
プ１０１よ構成る。

先ず、フレームの先頭（又は最後尾）にあるマーク頁信
号６４Ｂが発生すると、フリップフロップ９３の４出力
２５Ａはアクティブとなる。これによって信号発生本体
部８２０出力８６Ａがアクティブとなる。一方、正誤判
断回路２６の出力８１Ａはその時アクティブでめる。ア
ンドゲート８３は、これによりアクティブとなシ、シリ
−パラ変換回路２６にクロックＣＫを提供する。この時
、出力８１Ａが”１″であれはデータ“１″が上記クロ
ックＣＫによつてシリ−パラ変換回路２６にラッチされ
る。

その後、２２ビツトのシリアルデータが次々にＳｌ入力
となシ、クロックＣＫによシ順々にシリ−パラ変換回路
２６にラッチされる。

２２ビツトのシリアルデータがシリ−パラ変換回路２６
に入力すると、判別回路２２はマークＱ信号７７Ａを発
生する。一方、シリ−パラ変換回路２６は２３ビツト目
に出てきた最初に入力した“１″を信号２６Ａとして出
力する。この２つの信号によってフリップフロップ９２
のＱ出力９２Ａはアクティブとなり、２２ビツトデニタ
がシリ−パラ変換回路２６にラッチされている仁とが確
認できる。一方、２６ビツト目の出力２６Ａが１″でな
ければゲート９９よりエラー信号２５Ｂが出力する。更
に、２２ビツトデータが送られてきたにもかかわらず、
マーク信号７７Ａが発生しないと、フリップフロップ９
２のＱ出力９２Ａはアクティブとならず、ゲート９９よ
りエラー信号２５Ｂが出力する。

フリップフロップ１０１は、判断回路２２のカウンタ７
１の計数値が１５・になった時、２進数表示では“１１
１０″になった時エラー出力１０１Ａを発生する。アン
ドゲート１００は、カラ／り７１のＡ、Ｂ。

Ｃ，Ｄの４人カアンドゲートであり、出力は“１１１０
″になった時にアクティブとなυ、フリップフロップ１
０１をセットする。これによシ、出力１０１Ａはノアゲ
ート９９を介してエラー信号となる。このエラーは、断
線時に発生する。但し、計数値“１５・になってもワン
ショット回路２１の出力６ＯＡがアクティブにならない
ことが条件となる。

第３０図はシリ−パラ変換回路２６、パラレルデータラ
ッチ回路２７の実施例図、第６１図はタイムチャートを
示す。

シリ−パラ変換回路２６は、シフトレジスタ１０５゜１
０６　、１０７より成る。パラレルデータラッチ回路２
７はラッチレジスタ１１０　、１１１　、１１’２よ９
成る。

シフトレジスタ１０５と１０６と１０７とはシリアルに
接続されておシ、全体で２２ビツトのシフトレジスタを
形成する。シフトレジスタ１０５のＳｌ入力が入力１ビ
ツトデータであり、シフトレジスタ１０６のＳｌ入力は
シフトレジスタ１０５のオーバーフローのビット入力端
、シフトレジスタ１０７のＳｌ入力はシフトレジスタ１
０６のオーバーフローピットの入力端全形成する。更に
、シフトレジスタ１０５゜１０６　、１０７は共通のリ
セット信号２２Ｂによってリセット但）を受ける。

各シフトレジスタ１０５　、１０６、、−１０７のシフ
トクロックは、アンドゲート８３の出力８３Ａであシ、
このクロックが１個入る毎に１ビツトのシフトを行う。

ラッチレジスタ１１０　、１１１　、１１２はマーク信
号２２Ａがラッチ用クロックとなる。

動作を説明する。入力フレームのマークがくると、先ず
そのマークからφ弯１０のカウントでマーク信号２２Ａ
が発生する。このマーク信号２２Ａによシパラレルデー
タラツチ回路２７は、シリ−パラ変換回路２６のデータ
をラッチする。その後、信号２２Ａよシ数１０ｎｓｅｃ
遅れたマークク信号２２Ｂによシリ−パラ変換回路２６
はリセットされる。

一方、信号２２Ａと同じくφ＝１０の計数で信号２６Ｂ
は強制的に”１・になシ、シリ−パラ変換回路２６のリ
セット後、信号８３Ａにより正規のデータ入力前にシフ
トレジスタ１０５へ信号２３Ｂ　（Ｄ”１″を取込ませ
る。以後は、シフトレジスタ１０５，１０６゜１０７は
正規のデータを信号２３Ｂよシ受取シ、信号８３Ａのタ
イミングで取込んでゆく。

１フレームが終了し、次のマークがくると、信号２６Ａ
が発生する。これは正規のデータ前に取込んだ“１・で
あシ、１フレーム終った時に信号２６Ａがアクティブに
なっていないと、そのフレームはエラーとみなす。また
、１フレーム終っているはずなのに、マークが来ない場
合は、信号２６Ｂが発生する。これは、信号２６Ａがリ
セットされずにシフトしたものである。

本発明によれば、１ビット単位に反転データを付加して
送出している故に、伝送の信頼性を向上できた。更に、
伝奇帯域も少なくてよい利点を持つ。

【図面の簡単な説明】

第１図（イ）、（ロ）、第２図（イ）、（ロ）は本発明
の対象となる波形図、第６図は本発明の波形図、第４図
は本発明の伝送波形側図、第５図は本発明の全体図、第
６図は本発明の送信部の実施例図、第７図はその波形図
、第８図、第１０図、第１２図、第１４図、第１６図は
本発明の各部詳細実施例図、第９図、第１１図、第１６
図、第１５図、第１７図は各部波形図、第１８図、第２
０図、第２６図、第２５図、第２８図、第３０図は受信
部の各部詳細実施例図、第１９図、第２１図、第２２図
、第２４図、第２６図、第２７図、第２９図、第６１図
は各部波形図である。 １．４・・・処理部、２・・・送信モデム、６・・・受
信モデム。 特許出願人　関東電子株式会社 代理人　弁理士　秋　本　正　実 第１図 （イ）　（ロ） （イ）　（ロ） 第３囚 手続補正書（自発） 昭和５９年弘月λ日 特許庁長官若杉和夫　殿 １、事件の表示 昭和５ｑ　年特願第１グ３４７号 ２、発明の名称　データ伝送装置 ３、補正をする者 事件との関係　特許出願人 住所（居所）東京都千代田区外神田１丁目／１番ｊ号氏
名（名称）関東電子株式会社 ４、代理人 ５、補正命令の日限　昭和　年　月　日８、補正の内容
　別紙のとおシ 本願明細書第６頁ｌ−行を下記の通シ補正する。 「となる。尚、以上はデユティ比をｌ：、２としたが、
ｌ：３等の他のデユティ比であってもよい。 第６図以下の説明では、／：３のデユティ比として説明
している。」 以　上

Claims (1)

1. 【特許請求の範囲】 １、　送出すべきデータと醇送出すべきデータの前後に
   パルス状波形のフレームマーク信号を付加して１フレー
   ムを構成し、該送出すべきデータの各ビットは該ビット
   を構成する２値論理信号及び該２値論理信号を論理的に
   反転した反転２値論理信号を付加した構成とせしめると
   共に、上記２値論理信号２反転２値論理信号は“１・と
   “０・とで互いに異なるデユーティ比の、パルス状波形
   となさしめる手段と、該手段からのフレーム単位に送出
   されるパルス状波形を光信号に変換して送出する手段と
   、該送出されてくる光信号を受信しパルス状波形から送
   出されてくるデータをビット単位に判別して取出す手段
   と、よ構成るデータ伝送装置。 ２゜　上記パルス状波形からデータをビット単位に判別
   するに際し、各ビット単位にみて反転論理信号が付加さ
   れていない時には伝送エラーがちつたと判断させてなる
   特許請求の範囲第１項記載のデータ伝送装置。