JPS6015966A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6015966A JPS6015966A JP58124531A JP12453183A JPS6015966A JP S6015966 A JPS6015966 A JP S6015966A JP 58124531 A JP58124531 A JP 58124531A JP 12453183 A JP12453183 A JP 12453183A JP S6015966 A JPS6015966 A JP S6015966A
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- silicon
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａｔ 発明の技術分野
本発明は半導体記憶装置の改良に関する。
（ｂｌ 技術の背景
半導体記憶装置のうち、読みだし専用メモリとしてＰ
−ＲＯＭ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ）は周知である。このＰ −ＲＯ
Ｍはユーザーが所望のデーターを電気的に書き込むこと
ができ、かつ一度書き込んだデーターは消去することが
できない型である。即ちデーターを電気的に書き込むに
はマトリックス状に配列された多数のメモリセルのうち
“１” またば′０”の一方のメモリセルを外部より電
気的に操作して不動作素子とする方法で行われており、
この方法としては半導体素ｒ−のＰ−Ｎ接合を破壊短絡
するジャンクション破壊力式と、配線層を／８断させる
ヒユーズ切断方式とがある。ここでジャンクシテン破壊
力式はメモリセルの製造方法が複雑でコスト高となる欠
点があり、後者のヒユーズ切断方式は安ｆｉｌｌｉで比
較的製造か容易であるので、主にヒユーズ切断方式が広
く用いられている。
−ＲＯＭ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ）は周知である。このＰ −ＲＯ
Ｍはユーザーが所望のデーターを電気的に書き込むこと
ができ、かつ一度書き込んだデーターは消去することが
できない型である。即ちデーターを電気的に書き込むに
はマトリックス状に配列された多数のメモリセルのうち
“１” またば′０”の一方のメモリセルを外部より電
気的に操作して不動作素子とする方法で行われており、
この方法としては半導体素ｒ−のＰ−Ｎ接合を破壊短絡
するジャンクション破壊力式と、配線層を／８断させる
ヒユーズ切断方式とがある。ここでジャンクシテン破壊
力式はメモリセルの製造方法が複雑でコスト高となる欠
点があり、後者のヒユーズ切断方式は安ｆｉｌｌｉで比
較的製造か容易であるので、主にヒユーズ切断方式が広
く用いられている。
ｔｃ＋ 従来技術と問題点
ところで上記ヒユーズ切断方式のＰ −ＲＯＭは例えば
半導体素子よりなるメモリセルがマトリックス状に配設
され、該マトリックスの交点にある上記メモリセルのト
ランジスタと直列に接続されている多結晶シリコン層に
過電流を流して該多結晶シリコン層の途中を溶断させて
データーの書込みを行うもので、第１図および第２図に
ががる従来のＰ−ＲＯＭの平面図、およびそのＩ−■線
に沿った断面図を示す。
半導体素子よりなるメモリセルがマトリックス状に配設
され、該マトリックスの交点にある上記メモリセルのト
ランジスタと直列に接続されている多結晶シリコン層に
過電流を流して該多結晶シリコン層の途中を溶断させて
データーの書込みを行うもので、第１図および第２図に
ががる従来のＰ−ＲＯＭの平面図、およびそのＩ−■線
に沿った断面図を示す。
図示するようにシリコン（Ｓｉ）基板１上には二酸化シ
リコン（ＳｉＯ２）膜よりなる絶縁膜２を介して、所定
パターンの多結晶シリコン脱３が形成されており、該多
結晶シリコン膜３の一部は面積が狭く形成されて、Ｐ
−ＲＯＭのヒユーズ体を形成している。
リコン（ＳｉＯ２）膜よりなる絶縁膜２を介して、所定
パターンの多結晶シリコン脱３が形成されており、該多
結晶シリコン膜３の一部は面積が狭く形成されて、Ｐ
−ＲＯＭのヒユーズ体を形成している。
そして該多結晶シリコン欣３」二には燐珪酸ガラス（Ｐ
ＳＧ ’）膜よりなる絶縁膜４が形成されており、多結
晶シリコン１１テ３の両端部」二の」二記ＰＳＧ膜４は
窓開きされており、その上にはアルミニウム（八１）よ
りなる配線膜５が形成されている。そしてこの配線膜５
はメモリセルを構成する７トリックス状に配設されたト
ランジスタと直列に接続されている。また＾ｌよりなる
配線膜５上には表面を保護するためのＰＳＧ膜６が形成
されている。ここで第１図および第２図の７はヒユーズ
を露出する丸めの開口窓である。そしてこのようなＰ−
ｆｌＯＭにユーザーの注文によって情報を書き込む時に
は、上記多結晶シリコン膜を電気的に切１４Ｊｉしたり
、あるいはレーザアニール法や、レーザブロウ法を用い
て該多結晶シリコン腹の抵抗値を変化させて、情報の書
込みを行っている。
ＳＧ ’）膜よりなる絶縁膜４が形成されており、多結
晶シリコン１１テ３の両端部」二の」二記ＰＳＧ膜４は
窓開きされており、その上にはアルミニウム（八１）よ
りなる配線膜５が形成されている。そしてこの配線膜５
はメモリセルを構成する７トリックス状に配設されたト
ランジスタと直列に接続されている。また＾ｌよりなる
配線膜５上には表面を保護するためのＰＳＧ膜６が形成
されている。ここで第１図および第２図の７はヒユーズ
を露出する丸めの開口窓である。そしてこのようなＰ−
ｆｌＯＭにユーザーの注文によって情報を書き込む時に
は、上記多結晶シリコン膜を電気的に切１４Ｊｉしたり
、あるいはレーザアニール法や、レーザブロウ法を用い
て該多結晶シリコン腹の抵抗値を変化させて、情報の書
込みを行っている。
ところで前記した電気的に多結晶シリコン膜を切断する
方式で、前記多結晶シリコンよりなる記憶素子を大気中
に露出させない半導体記憶装置に於いては、切断に要す
る電力が大電力を必要としたり、また記憶素子の周辺９
１％の損傷や、また切１１部の結晶が再成長する等、高
信頼度の半導体記１．０装置が得られない欠点がある。
方式で、前記多結晶シリコンよりなる記憶素子を大気中
に露出させない半導体記憶装置に於いては、切断に要す
る電力が大電力を必要としたり、また記憶素子の周辺９
１％の損傷や、また切１１部の結晶が再成長する等、高
信頼度の半導体記１．０装置が得られない欠点がある。
また多結晶シリ−Ｊンよりなる記１．α素子を露出さ−
Ｕて、電気的に切断して情報を古き込む半導体記憶装置
では、記憶素子を露出するための工程数が増加したり、
また耐湿性がＨＬ＜化する等の欠点を住じる。
Ｕて、電気的に切断して情報を古き込む半導体記憶装置
では、記憶素子を露出するための工程数が増加したり、
また耐湿性がＨＬ＜化する等の欠点を住じる。
また一方レーザ光を用いて記憶素子を溶断するような半
導体記憶装置では、工程が複雑となり、また高価で大規
模なレーザ光の先住装置を必要とする等、問題点が多い
。
導体記憶装置では、工程が複雑となり、また高価で大規
模なレーザ光の先住装置を必要とする等、問題点が多い
。
ｆｄｌ 発明の目的
本発明は上記した欠点を除去し、簡単な方法で情報を書
き込むことができる新規な半導体記憶装置の構造の提供
を目的とするものである。
き込むことができる新規な半導体記憶装置の構造の提供
を目的とするものである。
（ｅｌ 発明の構成
かかる目的を達成するための本発明の半導体記憶装置は
、半導体基板上に絶縁膜を介して所定パターンに形成さ
れた多結晶シリコン欣が第１の被膜として形成され、前
記基板上に前記多結晶シリコン）１臭の端部上が開口さ
れている屓開維縁股が第２の被膜として形成され、前記
基板上に開口部を介して多結晶シリコン膜と接続され、
かつｉｌｌ電により該多結晶シリコン膜と合金化してそ
の抵抗を変化させるよう金属配線膜が第３の被膜として
形成され、更に該基板上に表面保護膜が第４の被膜とし
て順次積層形成されていることを特徴とするものである
。更に前記多結晶シリコン欣が所定のパターンで列とな
って配設され、前記多結晶シリコン股のうちの隣接せる
もの同志が金属配線膜によって接続されていることを特
徴とするものである。
、半導体基板上に絶縁膜を介して所定パターンに形成さ
れた多結晶シリコン欣が第１の被膜として形成され、前
記基板上に前記多結晶シリコン）１臭の端部上が開口さ
れている屓開維縁股が第２の被膜として形成され、前記
基板上に開口部を介して多結晶シリコン膜と接続され、
かつｉｌｌ電により該多結晶シリコン膜と合金化してそ
の抵抗を変化させるよう金属配線膜が第３の被膜として
形成され、更に該基板上に表面保護膜が第４の被膜とし
て順次積層形成されていることを特徴とするものである
。更に前記多結晶シリコン欣が所定のパターンで列とな
って配設され、前記多結晶シリコン股のうちの隣接せる
もの同志が金属配線膜によって接続されていることを特
徴とするものである。
ｆｆ） 発明の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第３図は本発明の半導体記憶装置の構造を示す平面図、
第４図は第３図を■−■線に沿って切断した断面図、第
５図および第６図は本発明の半一〃体記憶装置に情報を
書き込んだ時の状態を示す断面図、第７図は本発明の半
導体記憶装置の伯の実施例を示す断面図、第８図は第７
図を１−１線に沿って切断した断面図である。
第４図は第３図を■−■線に沿って切断した断面図、第
５図および第６図は本発明の半一〃体記憶装置に情報を
書き込んだ時の状態を示す断面図、第７図は本発明の半
導体記憶装置の伯の実施例を示す断面図、第８図は第７
図を１−１線に沿って切断した断面図である。
第３図、及び第４図に示ず如（Ｓｉ基板１１上には５ｉ
０２１１ＡＩ２よりなる絶縁膜を介してＣＶＤ法、及び
プラズマエツチング法を用いて所定のパターンの多結晶
シリコン１模１３か形成されている。更に該基板上１１
上には、Ｉｉ７間絶間膜縁膜てのｐｓｃ ｌｌＲ１４が
形成されており、該ＰＳＧ 膜１４上の多結晶シリコン
膜１３の醋１部上がプラズマエツチング等により窓開き
され、開口部１４Δが形成されている。そして該基１反
上には旧の全屈配線膜１５が、前記開口部１／ＩＡを介
して、多結晶シリコン膜１３の端部と接続するように、
蒸着及びプラズマエツチング法によって所定のパターン
に形成されている。そして更に該基板上にはＰＳＧ股１
６が表面保護膜として形成されている。
０２１１ＡＩ２よりなる絶縁膜を介してＣＶＤ法、及び
プラズマエツチング法を用いて所定のパターンの多結晶
シリコン１模１３か形成されている。更に該基板上１１
上には、Ｉｉ７間絶間膜縁膜てのｐｓｃ ｌｌＲ１４が
形成されており、該ＰＳＧ 膜１４上の多結晶シリコン
膜１３の醋１部上がプラズマエツチング等により窓開き
され、開口部１４Δが形成されている。そして該基１反
上には旧の全屈配線膜１５が、前記開口部１／ＩＡを介
して、多結晶シリコン膜１３の端部と接続するように、
蒸着及びプラズマエツチング法によって所定のパターン
に形成されている。そして更に該基板上にはＰＳＧ股１
６が表面保護膜として形成されている。
このようなｔＲＸ成の本発明の半導体記憶装置に於いて
、データを書き込む場合について説明すると、前記した
ＡＩ配線１１７１５の所定の箇所を通電することで、記
’ＩＱ 素子となるパターンニングされた多結晶シリコ
ン膜１３を発熱させ、この発熱により多結晶シリコン股
１３とへ１配線１１７１５との合金ＪＦｔ１７を形成す
る。この状態を第５図、および第６図に示す。図で１７
は旧とＳｉとの合金層を示す。ここで第６図の場合は第
５図に比して多結晶シリコン映１：（の駿ｊ７を薄くし
たもので、Ｓｉと６１との合金層１７が多結晶シリコン
膜１３の底部に迄、到達して形成されている。このよう
にしてＡＩとＳｔとが合金層となった部分は多結晶シリ
コン膜に比して抵抗値が減少するので、そのために情報
の書込めが完了する。
、データを書き込む場合について説明すると、前記した
ＡＩ配線１１７１５の所定の箇所を通電することで、記
’ＩＱ 素子となるパターンニングされた多結晶シリコ
ン膜１３を発熱させ、この発熱により多結晶シリコン股
１３とへ１配線１１７１５との合金ＪＦｔ１７を形成す
る。この状態を第５図、および第６図に示す。図で１７
は旧とＳｉとの合金層を示す。ここで第６図の場合は第
５図に比して多結晶シリコン映１：（の駿ｊ７を薄くし
たもので、Ｓｉと６１との合金層１７が多結晶シリコン
膜１３の底部に迄、到達して形成されている。このよう
にしてＡＩとＳｔとが合金層となった部分は多結晶シリ
コン膜に比して抵抗値が減少するので、そのために情報
の書込めが完了する。
以上述べた本実施例でバターニングされた多結晶シリコ
ン膜を１個配設したが、無給この数は任意で多数配設し
ても良い。このようにした構造を第７図の平面図、およ
び第７図のＩ−Ｉｔ線に沿って切断した第８図の断面図
で示す。図示するよ・）にバターニングされた多結晶シ
リコン膜１３の１列に隣接するもの同志が、やばりバタ
ーニングされたへ１配線膜１５によってそれぞれ接続さ
れ、全体として１列に配設された多結晶シリコン映１３
はそれぞれＡＩ配線膜１５によって接続された形となっ
ている。
ン膜を１個配設したが、無給この数は任意で多数配設し
ても良い。このようにした構造を第７図の平面図、およ
び第７図のＩ−Ｉｔ線に沿って切断した第８図の断面図
で示す。図示するよ・）にバターニングされた多結晶シ
リコン膜１３の１列に隣接するもの同志が、やばりバタ
ーニングされたへ１配線膜１５によってそれぞれ接続さ
れ、全体として１列に配設された多結晶シリコン映１３
はそれぞれＡＩ配線膜１５によって接続された形となっ
ている。
またその他の本発明の応用例として、冗長ビット形成の
大容量ＬＳＩメモリーにおいて、不良ビットと冗長ビッ
トの切り替えの素子として本発明の半導体記憶装置を利
用することも可能である。
大容量ＬＳＩメモリーにおいて、不良ビットと冗長ビッ
トの切り替えの素子として本発明の半導体記憶装置を利
用することも可能である。
ｆｇｌ 発明の効果
以」二述べたように本発明の半導体記１．ａ装置にの構
成によれば、簡単な構造で大規模な装置及び、複雑な方
法を用いずに情報の畳込みを実施できる半導体記１意装
置が得られる利点を生しる。
成によれば、簡単な構造で大規模な装置及び、複雑な方
法を用いずに情報の畳込みを実施できる半導体記１意装
置が得られる利点を生しる。
第１図は従来の半導体記憶装置の平面図、第２図は第１
図をＩ−ＩＩ線に沿って切断した断面図、第３図は本発
明の半導体記憶装置の平面図、第４図は第３図を１−
１１線に沿って切１１升シた断面図、第５図および第６
図は本発明の半導体記１．１装置に情報を７：き込んだ
状態を示す断面図、第７図は本発明の半導体記憶装置の
他の実施例を示す断面図、第８図は第７図をＩ−ＩＩ線
に沿って切１１１ｉ した断面図である。 図に於いて、１１月はＳｉ基板、２，１２は５ｉ０２膜
、３．１３は多結晶シリコンＨ俯、４．１４は絶縁用Ｐ
ＳＧ膜、５．１５はへＩ配線股、６，１６は表面保訛用
絶Ｈ′膜、７．１４Ａは開口部、１７はＡＩとＳｉの合
金層を示す。
図をＩ−ＩＩ線に沿って切断した断面図、第３図は本発
明の半導体記憶装置の平面図、第４図は第３図を１−
１１線に沿って切１１升シた断面図、第５図および第６
図は本発明の半導体記１．１装置に情報を７：き込んだ
状態を示す断面図、第７図は本発明の半導体記憶装置の
他の実施例を示す断面図、第８図は第７図をＩ−ＩＩ線
に沿って切１１１ｉ した断面図である。 図に於いて、１１月はＳｉ基板、２，１２は５ｉ０２膜
、３．１３は多結晶シリコンＨ俯、４．１４は絶縁用Ｐ
ＳＧ膜、５．１５はへＩ配線股、６，１６は表面保訛用
絶Ｈ′膜、７．１４Ａは開口部、１７はＡＩとＳｉの合
金層を示す。
Claims (1)
- 【特許請求の範囲】 （］） 半導体！、（板上に絶縁膜を介して所定パター
ンに形成された多結晶シリコン膜が第１の被膜として形
成され、前記占（板上に前記多結晶シリコン欣のα１１
）部上が開口されている眉間絶縁膜が第２の被膜として
形成され、前記基板上に開口部を介して多結晶シリコン
１模と接続され、かつ通電により該多結晶シリコンＩ模
と合金化してその抵抗を変化させるよ・う金屈配線股が
第３の被膜として形成され、更に該書（板上に表面体Ｊ
膜が第４の被膜として順次ｆｆｔ ｌｆｆ１形成されて
いることを特徴とする半導体記憶装置。 （２）前記多結晶シリコン膜が所定のパターンで列とな
って配設され、前記多結晶シリニ１ン脱の・うちの隣接
ゼるもの同志か金屈配線欣によって接続されていること
を特徴とする特許請求の範囲第（］）項に記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124531A JPS6015966A (ja) | 1983-07-07 | 1983-07-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124531A JPS6015966A (ja) | 1983-07-07 | 1983-07-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015966A true JPS6015966A (ja) | 1985-01-26 |
Family
ID=14887776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124531A Pending JPS6015966A (ja) | 1983-07-07 | 1983-07-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62238658A (ja) * | 1986-04-09 | 1987-10-19 | Nec Corp | 半導体集積回路装置の製造方法 |
| US4921109A (en) * | 1985-05-07 | 1990-05-01 | Shibuya Computer Service Kabushiki Kaisha | Card sorting method and apparatus |
-
1983
- 1983-07-07 JP JP58124531A patent/JPS6015966A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4921109A (en) * | 1985-05-07 | 1990-05-01 | Shibuya Computer Service Kabushiki Kaisha | Card sorting method and apparatus |
| JPS62238658A (ja) * | 1986-04-09 | 1987-10-19 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH0553072B2 (ja) * | 1986-04-09 | 1993-08-09 | Nippon Electric Co |
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