JPS60151889A - モジユ−ル型メモリ装置 - Google Patents
モジユ−ル型メモリ装置Info
- Publication number
- JPS60151889A JPS60151889A JP59007216A JP721684A JPS60151889A JP S60151889 A JPS60151889 A JP S60151889A JP 59007216 A JP59007216 A JP 59007216A JP 721684 A JP721684 A JP 721684A JP S60151889 A JPS60151889 A JP S60151889A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- chip selection
- memory chips
- timing
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、モジュール型メモリ装置に関するもので、
例えば、シングル・インライン・パンケージにより構成
されるチップ・キャリア（ＣｈｉｐＣａｒｒｉｅｒ）形
態のモジュール型メモリ装置に利用して有効な技術に関
するものである。
例えば、シングル・インライン・パンケージにより構成
されるチップ・キャリア（ＣｈｉｐＣａｒｒｉｅｒ）形
態のモジュール型メモリ装置に利用して有効な技術に関
するものである。
本願発明者等は、この発明に先立ってモジュール型メモ
リを考えた。これは、チップ・キャリア形態の複数の半
導体記憶装置を形成しておいて、シングル・インライン
・パッケージ（基板）に上記複数の半導体記憶チップを
搭載することによって、記憶容量を大きくするとともに
、各種電子装置への実装密度を高くするものである。
リを考えた。これは、チップ・キャリア形態の複数の半
導体記憶装置を形成しておいて、シングル・インライン
・パッケージ（基板）に上記複数の半導体記憶チップを
搭載することによって、記憶容量を大きくするとともに
、各種電子装置への実装密度を高くするものである。
本願発明者は、このように複数個の半導体記憶チップを
用いたモジュール型メモリの開発過程において、次のよ
うな問題の生じることを見い出した。すなわち、読み出
し動作において、複数の半導体記憶チップが同時に動作
状態になるためそれぞれが比較的大きな出力電流を流す
ので電源線に大きなノイズが発生して動作マージンを悪
化させる原因となる。また、各半導体記憶チップからの
読み出し信号をシリアルに出力する場合、全ビットの読
み出しの間に全半導体記憶チップの出力回路が動作状態
になっているため、無駄な消費電流が流れ続けることに
なってしまう。
用いたモジュール型メモリの開発過程において、次のよ
うな問題の生じることを見い出した。すなわち、読み出
し動作において、複数の半導体記憶チップが同時に動作
状態になるためそれぞれが比較的大きな出力電流を流す
ので電源線に大きなノイズが発生して動作マージンを悪
化させる原因となる。また、各半導体記憶チップからの
読み出し信号をシリアルに出力する場合、全ビットの読
み出しの間に全半導体記憶チップの出力回路が動作状態
になっているため、無駄な消費電流が流れ続けることに
なってしまう。
この発明の目的は、動作マージンの向上と低消費電力化
を図ったモジュール型メモリ装置を提供することにある
。
を図ったモジュール型メモリ装置を提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子から供給されたチップ選択信号から
時系列的な複数のチップ選択信号を形成して、内部に設
けられた複数の半導体記憶チップを時系列的に動作状態
とすることにより、複数ビットの情報をシリアルに読み
出して動作マージンの向上と低消費電力化を達成するも
のである。
時系列的な複数のチップ選択信号を形成して、内部に設
けられた複数の半導体記憶チップを時系列的に動作状態
とすることにより、複数ビットの情報をシリアルに読み
出して動作マージンの向上と低消費電力化を達成するも
のである。
第１図には、ｎ＋１個のＲＡＭ（ランダム・アクセス・
メモリ）を構成する半導体記憶チップＲＡＭ０〜ＲＡＭ
ｎをシングル・インライン形態のパッケージに実装して
構成されたモジュール型メモリのブロック図が示されて
いる。
メモリ）を構成する半導体記憶チップＲＡＭ０〜ＲＡＭ
ｎをシングル・インライン形態のパッケージに実装して
構成されたモジュール型メモリのブロック図が示されて
いる。
特に制限されないが、この実施例の半導体記憶チップＲ
Ａ Ｍ Ｏ＝ ＲＡ Ｍ ｎは、スタティック型ＲＡＭ
により構成される。これらの各半導体記憶チップＲＡＭ
０〜ＲＡＭｎのアドレス信号端子には、外部端子から供
給されたアドレス信号ＡＤが共通に供給される。また、
外部端子から供給され、その読み出し／書込みの制御を
行うライトイネーブル信号ＷＥは、上記各半導体記憶チ
ップＲＡＭ０〜ＲＡＭｎに共通に供給される。そして、
特に制限されないが、その３状態（トライステート）出
力機能を持つ出力回路の出力端子が接続される入出力端
子は、共通接続されることによって内部でワイヤードオ
ア構成とされ、共通の入出力端子■１０に接続される。
Ａ Ｍ Ｏ＝ ＲＡ Ｍ ｎは、スタティック型ＲＡＭ
により構成される。これらの各半導体記憶チップＲＡＭ
０〜ＲＡＭｎのアドレス信号端子には、外部端子から供
給されたアドレス信号ＡＤが共通に供給される。また、
外部端子から供給され、その読み出し／書込みの制御を
行うライトイネーブル信号ＷＥは、上記各半導体記憶チ
ップＲＡＭ０〜ＲＡＭｎに共通に供給される。そして、
特に制限されないが、その３状態（トライステート）出
力機能を持つ出力回路の出力端子が接続される入出力端
子は、共通接続されることによって内部でワイヤードオ
ア構成とされ、共通の入出力端子■１０に接続される。
この実施例では、上記複数の半導体記憶チップＲＡ Ｆ
Ａ Ｏ〜ＲＡＭｎのチップ選択信号端子には、次のタイ
ミング信号発生回路ＴＧにより時系列的に形成されたチ
ップ選択信号Ｃ５Ｏ”Ｃ３ｎがそれぞれ供給される。す
なわち、上記タイミング発生回路ＴＧは、外部端子から
供給されたチップ選択信号ＣＳを受け、第２図に示した
タイミング図に示すように時系列的に発生するタイミン
グ信号ＣＳＯ〜Ｃ３ｎを形成して、各半導体記憶チップ
ＲＡＭ０〜ＲＡＭｎに供給する。このような時系列的な
タイミング信号ＣＳ Ｏ” ＣＳ ｎを形成するため、
特に制限されないが、タイミング発生回路ＴＧには、上
記外部端子から供給されたチップ選択ｆｉ号ＣＳのロウ
レベルにより起動され、複数個の時系列的なタイミング
信号を形成するタイミング信号発生回路と、このタイミ
ング信号によりサイクルシフト動作を行うシフトレジス
タが設けられる。
Ａ Ｏ〜ＲＡＭｎのチップ選択信号端子には、次のタイ
ミング信号発生回路ＴＧにより時系列的に形成されたチ
ップ選択信号Ｃ５Ｏ”Ｃ３ｎがそれぞれ供給される。す
なわち、上記タイミング発生回路ＴＧは、外部端子から
供給されたチップ選択信号ＣＳを受け、第２図に示した
タイミング図に示すように時系列的に発生するタイミン
グ信号ＣＳＯ〜Ｃ３ｎを形成して、各半導体記憶チップ
ＲＡＭ０〜ＲＡＭｎに供給する。このような時系列的な
タイミング信号ＣＳ Ｏ” ＣＳ ｎを形成するため、
特に制限されないが、タイミング発生回路ＴＧには、上
記外部端子から供給されたチップ選択ｆｉ号ＣＳのロウ
レベルにより起動され、複数個の時系列的なタイミング
信号を形成するタイミング信号発生回路と、このタイミ
ング信号によりサイクルシフト動作を行うシフトレジス
タが設けられる。
この実施例では、任意のＲＡＭＩから順にその読み出し
乃至書込みを行うため、上記アドレス信号のうち、特定
のアドレス信号のアドレスデコーダ出力によって、上記
シフトレジスタへの初期値が設定される。例えば、上記
のアドレス信号によりシフトレジスタの初段に論理″１
″を設定した場合には、第２図に示したようにタイミン
グ信号Ｃ８Ｏが最初にロウレベルになるので、ＲＡＭ０
から順に読み出し／書込みが行われる。
乃至書込みを行うため、上記アドレス信号のうち、特定
のアドレス信号のアドレスデコーダ出力によって、上記
シフトレジスタへの初期値が設定される。例えば、上記
のアドレス信号によりシフトレジスタの初段に論理″１
″を設定した場合には、第２図に示したようにタイミン
グ信号Ｃ８Ｏが最初にロウレベルになるので、ＲＡＭ０
から順に読み出し／書込みが行われる。
この実施例の読み出し動作は、第２のタイミング図に示
すよう、アドレス信号ＡＤを供給するとトモに、チップ
選択信号Ｃ８をロウレベルにすると、次のような時系列
的な半導体記憶チップの選択が行われることによって、
複数ビットのデータが時系列的に出力される。なお、図
示しないがこの読み出し動作にあってはライトイネーブ
ル信号ＷＦ、はハイレベルになっている。
すよう、アドレス信号ＡＤを供給するとトモに、チップ
選択信号Ｃ８をロウレベルにすると、次のような時系列
的な半導体記憶チップの選択が行われることによって、
複数ビットのデータが時系列的に出力される。なお、図
示しないがこの読み出し動作にあってはライトイネーブ
ル信号ＷＦ、はハイレベルになっている。
例えば、上記タイミング発生回路ＴＧのシフトレジスタ
の初段回路に論理“１”を指定した場合には、上記チッ
プ選択信号Ｃ８Ｏロウレベルにより初段回路の出力によ
り形成された内部チップ選択（８％Ｃ８Ｏがロウレベル
になるので、半導体チップＲＡＭ０のみが選択状態なっ
て、その読み出しを行うので、出力端子Ｉ１０からは、
その出力信号Ｄｏｕｔが得られる。次に、その読み出し
に必要な時間だけ遅れてシフトクロックとしてのタイミ
ング信号が形成されるので、上記論理“１”が次段回路
にシフトされるので、上記内部チップ選択信号Ｃ８Ｏが
ハイレベルになって半導体記憶チップＲＡＭ０が非選択
状態になり、内部チップ選択ｆｆ１号ｃｓ１がロウレベ
ルになって半導体記憶チップＲＡＭＩが続いて選択状態
になる。したがって、外部端子Ｉ１０からは半導体チッ
プＲＡＭＩ読み出し信号が送出される。このような動作
によって、外部端子Ｉ１０からは、ｎ＋ｌビットのデー
タがシリアルに送出される。
の初段回路に論理“１”を指定した場合には、上記チッ
プ選択信号Ｃ８Ｏロウレベルにより初段回路の出力によ
り形成された内部チップ選択（８％Ｃ８Ｏがロウレベル
になるので、半導体チップＲＡＭ０のみが選択状態なっ
て、その読み出しを行うので、出力端子Ｉ１０からは、
その出力信号Ｄｏｕｔが得られる。次に、その読み出し
に必要な時間だけ遅れてシフトクロックとしてのタイミ
ング信号が形成されるので、上記論理“１”が次段回路
にシフトされるので、上記内部チップ選択信号Ｃ８Ｏが
ハイレベルになって半導体記憶チップＲＡＭ０が非選択
状態になり、内部チップ選択ｆｆ１号ｃｓ１がロウレベ
ルになって半導体記憶チップＲＡＭＩが続いて選択状態
になる。したがって、外部端子Ｉ１０からは半導体チッ
プＲＡＭＩ読み出し信号が送出される。このような動作
によって、外部端子Ｉ１０からは、ｎ＋ｌビットのデー
タがシリアルに送出される。
なお、書込み動作にあっては、図示しないが上記シフト
クロックとしてのタイミング信号を外部端子から送出す
るものとし、これに同期させて書込み信号を供給するこ
と等により行うことができる。あるいは、上記シフトク
ロックの周期に合うような周期のもとに書込み信号を供
給するものであってもよい。
クロックとしてのタイミング信号を外部端子から送出す
るものとし、これに同期させて書込み信号を供給するこ
と等により行うことができる。あるいは、上記シフトク
ロックの周期に合うような周期のもとに書込み信号を供
給するものであってもよい。
この実施例では、チップ選択信号を有する半導体記憶チ
ップとしてスタティック型ＲＡＭを例にして説明したが
、このようなチップ選択信号Ｃ８又はＣＥを有するＲＯ
Ｍにも同様に適用することができるものである。
ップとしてスタティック型ＲＡＭを例にして説明したが
、このようなチップ選択信号Ｃ８又はＣＥを有するＲＯ
Ｍにも同様に適用することができるものである。
また、アドレスストローブ信号ＲＡＳ、ＣＡＳにより実
質的なチップ選択動作が行われるダイナミック型ＲＡＭ
にあっては、出力回路がカラムアドレスストローブ信号
ＣＡＳ糸のタイミング信号で制御されるものであること
より、ダイナミック型ＲＡＭを構成する全半導体記憶チ
ップに対しては、共通にロウアドレスストローブ信号Ｒ
ＡＳを供給するものとし、カラムアドレス信号ＣＡＳを
上記第１図の実ｂｉ例回路に示したようなタイミング発
生回路ＴＧにより時系列的なタイミング信号として各半
導体記憶チップに供給することによって、上記スタティ
ック型ＲＡＭ等と同様な読み出し、書込みを行うことが
できるものである。
質的なチップ選択動作が行われるダイナミック型ＲＡＭ
にあっては、出力回路がカラムアドレスストローブ信号
ＣＡＳ糸のタイミング信号で制御されるものであること
より、ダイナミック型ＲＡＭを構成する全半導体記憶チ
ップに対しては、共通にロウアドレスストローブ信号Ｒ
ＡＳを供給するものとし、カラムアドレス信号ＣＡＳを
上記第１図の実ｂｉ例回路に示したようなタイミング発
生回路ＴＧにより時系列的なタイミング信号として各半
導体記憶チップに供給することによって、上記スタティ
ック型ＲＡＭ等と同様な読み出し、書込みを行うことが
できるものである。
（１）実質的なチップ選択信号を利用して、モジュール
型メモリを構成する半導体記憶チップを時系列的に選択
状態することによって、全半導体記憶チップの出力回路
が同時に動作状態にされることなく、時系列的に動作状
態となるので電源線に発生するノイズの大幅な低減を図
ることができる。これによって、その動作マージンを大
きくできるという効果が得られる。
型メモリを構成する半導体記憶チップを時系列的に選択
状態することによって、全半導体記憶チップの出力回路
が同時に動作状態にされることなく、時系列的に動作状
態となるので電源線に発生するノイズの大幅な低減を図
ることができる。これによって、その動作マージンを大
きくできるという効果が得られる。
（２）モジュール型メモリを構成する各半導体記憶チッ
プが時系列的に選択状態とされ、その読み出し信号を送
出している間だけ動作状態になっているので、無駄な電
流消費を防止できる。これによって、大幅な低消費電力
化を達成できるとい・う効果が得られる。
プが時系列的に選択状態とされ、その読み出し信号を送
出している間だけ動作状態になっているので、無駄な電
流消費を防止できる。これによって、大幅な低消費電力
化を達成できるとい・う効果が得られる。
（３）時系列的な内部チップ選択信号を形成して、複数
の半導体記憶チップを時系列的に選択状態にして読み出
しを行うので、複数の半導体記憶チップの出力信号が相
互干渉を起こすことなく順に送出できるという効果が得
られる。
の半導体記憶チップを時系列的に選択状態にして読み出
しを行うので、複数の半導体記憶チップの出力信号が相
互干渉を起こすことなく順に送出できるという効果が得
られる。
（４）複数の半導体記憶チップと比較的簡単なタイミン
グ発生回路とをモジュール化するだけで、簡単に記憶容
量の拡張を図ることができるという効果が得られる。
グ発生回路とをモジュール化するだけで、簡単に記憶容
量の拡張を図ることができるという効果が得られる。
（５）複数の半導体記憶チップを時系列的に選択状態と
する回路を内蔵させるものであるので、ユーザー側では
実質的なチップ選択信号のみを発生させればよい。した
がって、ユーザー側にとって何の負担も生じないから、
極めて扱い易い半導体記憶装置を実現できるという効果
が得られる。
する回路を内蔵させるものであるので、ユーザー側では
実質的なチップ選択信号のみを発生させればよい。した
がって、ユーザー側にとって何の負担も生じないから、
極めて扱い易い半導体記憶装置を実現できるという効果
が得られる。
（６）上記シングル・インライン形態のモジュール型メ
モリとすることによって、縦方向に装置を構成する回路
基板に実装できるため、記憶ボードの実装密度を高くで
きるという効果が得られる。
モリとすることによって、縦方向に装置を構成する回路
基板に実装できるため、記憶ボードの実装密度を高くで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、タイミング信
号発生回路ＴＧは、外部端子から供給されたチップ選択
信号と１つ前に発生した内部チップ選択信号によって起
動されるワンショットパルス発生回路により、それぞれ
の内部チップ選択信号Ｃ３ｌ−Ｃ３ｎを形成するもの、
あるいは、出力信号の変化を検出して、次の内部チップ
選択信号を形成するもの等種々の実施形態を採ることが
できるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、タイミング信
号発生回路ＴＧは、外部端子から供給されたチップ選択
信号と１つ前に発生した内部チップ選択信号によって起
動されるワンショットパルス発生回路により、それぞれ
の内部チップ選択信号Ｃ３ｌ−Ｃ３ｎを形成するもの、
あるいは、出力信号の変化を検出して、次の内部チップ
選択信号を形成するもの等種々の実施形態を採ることが
できるものである。
また、半導体記憶チップとしてＲＡＭを用いる場合、書
込み端子と読み出し端子とは別々に設けるものであって
もよい。
込み端子と読み出し端子とは別々に設けるものであって
もよい。
この発明は、スタティック型ＲＡＭ、ダイナミック型Ｒ
ＡＭあるいはＲＯＭ等の半導体記憶チップを用いて構成
されたモジュール型メモリ装置として広く利用できるも
のである。
ＡＭあるいはＲＯＭ等の半導体記憶チップを用いて構成
されたモジュール型メモリ装置として広く利用できるも
のである。
第１図は、この発明の一実施例を示すブロック図、
第２図は、その動作の一例を説明するためのタイミング
図である。 ＲＡＭＩ〜ＲＡＭｎ・・半導体記憶チップ、Ｔ１ Ｇ・・タイミング発生回路 ２
図である。 ＲＡＭＩ〜ＲＡＭｎ・・半導体記憶チップ、Ｔ１ Ｇ・・タイミング発生回路 ２
Claims (1)
- 【特許請求の範囲】 １、外部端子から供給された実質的なチップ選択信号を
受け、時系列的な複数のタイミング信号を形成するタイ
ミング発生回路と、上記タイミング信号を受けてそれぞ
れ時系列的にチップ選択状態とされ、その動作を行う複
数の半導体記憶チップとを含むことを特徴とする半導体
記憶装置。 ２、上記時系列的な複数のタイミング信号の発生順序は
、外部アドレス信号により指定されるものであることを
特徴とする特許請求の範囲第１項記載のモジュール型メ
モリ装置。 ３、上記複数の半導体記憶チップの出力回路は、３状態
出力機能を持ち、その出力端子はワイヤード論理構成に
より共通の外部端子に接続されるものであることを特徴
とする特許請求の範囲第１項記載のモジュール型メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007216A JPS60151889A (ja) | 1984-01-20 | 1984-01-20 | モジユ−ル型メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007216A JPS60151889A (ja) | 1984-01-20 | 1984-01-20 | モジユ−ル型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151889A true JPS60151889A (ja) | 1985-08-09 |
Family
ID=11659799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007216A Pending JPS60151889A (ja) | 1984-01-20 | 1984-01-20 | モジユ−ル型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8243635B2 (en) | 2008-03-28 | 2012-08-14 | Fujitsu Limited | Information processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346238A (en) * | 1976-10-08 | 1978-04-25 | Toshiba Corp | Semiconductor memory unit |
-
1984
- 1984-01-20 JP JP59007216A patent/JPS60151889A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346238A (en) * | 1976-10-08 | 1978-04-25 | Toshiba Corp | Semiconductor memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8243635B2 (en) | 2008-03-28 | 2012-08-14 | Fujitsu Limited | Information processing apparatus |
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