JPS60147156A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60147156A JPS60147156A JP59002978A JP297884A JPS60147156A JP S60147156 A JPS60147156 A JP S60147156A JP 59002978 A JP59002978 A JP 59002978A JP 297884 A JP297884 A JP 297884A JP S60147156 A JPS60147156 A JP S60147156A
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- JP
- Japan
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- resist
- polycrystalline silicon
- drain
- gate
- mask
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しくは半導体
基板上に形成される一層の多結晶シリコン層を配線およ
び能動素子の負荷抵抗とするために、異なる抵抗値を与
えるようにした半導体装置の製造方法に関する。
基板上に形成される一層の多結晶シリコン層を配線およ
び能動素子の負荷抵抗とするために、異なる抵抗値を与
えるようにした半導体装置の製造方法に関する。
近年、量産が開始さ−れた６４にビット・スタチックＲ
ＡＭは、集積度を向上し、さらにアクセスタイムを短く
す′るためメモリーセルｉＮＭＯ８とし、消費電力を小
さくするため周辺回路をＯＭ ＯＳとする設計が行われ
ているが、高集積化のために多結晶シリコンに不純物を
拡散して低抵抗化したものを配線の一部として用いる方
法が多・増配線技術として一般に用いられている。一方
、ＮＭＯＳメモリ一部の負荷抵抗としては高抵抗が要求
され、高抵抗の多結晶シリコン層が半導体基板に形成し
た拡散抵抗にくらべ集積度の点で有利なため、広く用い
らｎている。
ＡＭは、集積度を向上し、さらにアクセスタイムを短く
す′るためメモリーセルｉＮＭＯ８とし、消費電力を小
さくするため周辺回路をＯＭ ＯＳとする設計が行われ
ているが、高集積化のために多結晶シリコンに不純物を
拡散して低抵抗化したものを配線の一部として用いる方
法が多・増配線技術として一般に用いられている。一方
、ＮＭＯＳメモリ一部の負荷抵抗としては高抵抗が要求
され、高抵抗の多結晶シリコン層が半導体基板に形成し
た拡散抵抗にくらべ集積度の点で有利なため、広く用い
らｎている。
このように異なる抵抗値金有する多結晶シリコ方法が提
案されている。従来例について第１図（ａ）〜（−を用
いて説明する。第１図（ａ）において、Ｐウェル領域２
ｆｔ拡散形成したＮ型半導体基板１上にゲート酸化膜４
および素子間分離のためのフィールド酸化膜δを形成さ
せた上にノンドープの多結晶シリコンＩｉ！５’に形成
する。次に、酸化膜６をマスクとして高抵抗多結晶シリ
コン層を形成する領域のみ開口し、熱拡散によりＮ型低
濃度多結晶シリコ７層７を形成する（第１図（ｂ）参照
）。次に、酸化膜８をマスクとして低抵抗多結晶シリコ
ン１―を形成する領域のみ開口し、熱拡散によりＮ型高
濃度多結晶７９３７層９．１０を形成する（第１図（Ｃ
）参照）。次に酸化膜６．８を除去（第１図（ｄ）参照
）した後、レジスト１１をマスクとして、ＰＭＯＳゲー
ト１２、ＮＭＯＳゲート１３、高抵抗１４、低抵抗１５
、中抵抗１６のバターニング全行う（第１図（ｅ）参照
）。次に、レジストマスク１７を用いてＰＭＯＳソース
ドレイン領域のみ開口し、Ｐ型不純物の高ドーズイオン
注入法により、ＰＭＯＳソース、ドレイン１８を形成す
る（第１図（ｆ）参照）。次に、レジストマスク１１．
１７全除去した後、レジストマスク１９を用いてＮＭＯ
Ｓソース・ドレイン領域及び中抵抗領域全開口し、Ｎ型
不純物の高ドーズイオン注入法により、ｂＭｏｓソース
・ドレイン２０及び中抵抗２２を形成する（第１図（ω
参照）。
案されている。従来例について第１図（ａ）〜（−を用
いて説明する。第１図（ａ）において、Ｐウェル領域２
ｆｔ拡散形成したＮ型半導体基板１上にゲート酸化膜４
および素子間分離のためのフィールド酸化膜δを形成さ
せた上にノンドープの多結晶シリコンＩｉ！５’に形成
する。次に、酸化膜６をマスクとして高抵抗多結晶シリ
コン層を形成する領域のみ開口し、熱拡散によりＮ型低
濃度多結晶シリコ７層７を形成する（第１図（ｂ）参照
）。次に、酸化膜８をマスクとして低抵抗多結晶シリコ
ン１―を形成する領域のみ開口し、熱拡散によりＮ型高
濃度多結晶７９３７層９．１０を形成する（第１図（Ｃ
）参照）。次に酸化膜６．８を除去（第１図（ｄ）参照
）した後、レジスト１１をマスクとして、ＰＭＯＳゲー
ト１２、ＮＭＯＳゲート１３、高抵抗１４、低抵抗１５
、中抵抗１６のバターニング全行う（第１図（ｅ）参照
）。次に、レジストマスク１７を用いてＰＭＯＳソース
ドレイン領域のみ開口し、Ｐ型不純物の高ドーズイオン
注入法により、ＰＭＯＳソース、ドレイン１８を形成す
る（第１図（ｆ）参照）。次に、レジストマスク１１．
１７全除去した後、レジストマスク１９を用いてＮＭＯ
Ｓソース・ドレイン領域及び中抵抗領域全開口し、Ｎ型
不純物の高ドーズイオン注入法により、ｂＭｏｓソース
・ドレイン２０及び中抵抗２２を形成する（第１図（ω
参照）。
しかしながらこのような方法では、多結晶シリコン層５
を形成した後の工程数が、マスク合せ回。
を形成した後の工程数が、マスク合せ回。
数にして５回と極めて多く、製造費が高い、製造に長時
間を要するなどの他に、工程が複雑なだめの歩留低下と
いう問題があった。
間を要するなどの他に、工程が複雑なだめの歩留低下と
いう問題があった。
本発明は、以上述べた従来法の問題全改善するためにな
されたものである。以下、本発明について第２図（ａ）
〜（ｅ） ’に用いて詳細に説明する。第２図（ａ）に
おいて、Ｐウェル領域２を拡散形成したＮ型半導体基板
１上にゲート酸化膜４およびフィールド酸化膜５全形成
させた上にノンドープの多結晶 １シリコン層５’１ｉ
ＯＶＤ法で形成した後、熱拡散などのＮ型不純物を多結
晶シリコン層５の全面に高濃度に拡散する。ｐａｃｔ、
２拡散ソースとする約９００℃の熱拡散では多結晶シリ
コン層５のρ８は３０〜５０Ω／［」になる。次に、レ
ジスト１１をマスクとして（第２図（ｂ）参照）、多結
晶７９３７層５ｒ、（ＯＦ、などのガスを用いたプラズ
マエツチングで加工し、ｐ Ｍｏ ｅゲート２５、ＮＭ
ＯＳゲート２４、高抵抗２５、低抵抗２６、中抵抗２７
全バターニングし、レジスト１１を除去する（第２図（
０）参照）。次にレジスト２８勿マスクとして、ボロン
などのＰ型不純物を・１オン注入法により、ｐ Ｍ Ｏ
Ｓのソース・ドレイン１８、ＰＪｉｌＯＳゲート２９、
及び高抵抗２５［選択的に拡散する（第２図（Ｃ１）参
照）。例えば、ボロンを加速エネルギー５０ ＫｓＶ、
ドーズ量３ Ｘ １０’ ｏｎ−”で１］ち込んだ場合
には、厚さ３．ＵＯスのゲート酸化膜全通して、表面濃
度１０Ｉｌｌ ｃｍ−ｓ、拡散深さＣＬ ６ ｐ＋＋＋
のＰＭＯＥＩソース・ドレイン１８が形成でき、同時に
、多結晶シリコン２３．２５にボロンカニ拡散さ７Ｌる
が、あらかじめ、リンを高濃度に拡散し°Ｃあるため、
導電型がＰ反転することなく、Ｎ型の高抵抗を形成する
ことができる。上述した条件では＾抵抗２５のρ。は１
００〜５００Ω／口 になる。次に、レジスト２８を除
去した後、レジス）２９ｖｉ−マスクとして、ヒ素など
のＮ型不純物をイオン注入法によシ、ＮＭＯ８のソース
・ドレイン２０、ＮＭＯＳゲート２４、及び低抵抗２６
に選択的に拡散する（箇２図（８）参照）。例えば、ヒ
素全加速エネルギー８０ＫｅＶ、ドーズ３１８ Ｘ １
０１５ｃｍ−２で打ち込んだ場合に灯、表面濃度１０”
ｃｍ−”、拡散深さ０．３μｍのＮＭＯＦ＋ソース拳ド
レイノドレイン２０き、同時に、多結晶シリコン２４．
２６にヒ素が拡散されＮ型の低抵抗を形成できる。上述
した条件では低抵抗のρ６は１０〜３０Ω／口まで下げ
ることができる。
されたものである。以下、本発明について第２図（ａ）
〜（ｅ） ’に用いて詳細に説明する。第２図（ａ）に
おいて、Ｐウェル領域２を拡散形成したＮ型半導体基板
１上にゲート酸化膜４およびフィールド酸化膜５全形成
させた上にノンドープの多結晶 １シリコン層５’１ｉ
ＯＶＤ法で形成した後、熱拡散などのＮ型不純物を多結
晶シリコン層５の全面に高濃度に拡散する。ｐａｃｔ、
２拡散ソースとする約９００℃の熱拡散では多結晶シリ
コン層５のρ８は３０〜５０Ω／［」になる。次に、レ
ジスト１１をマスクとして（第２図（ｂ）参照）、多結
晶７９３７層５ｒ、（ＯＦ、などのガスを用いたプラズ
マエツチングで加工し、ｐ Ｍｏ ｅゲート２５、ＮＭ
ＯＳゲート２４、高抵抗２５、低抵抗２６、中抵抗２７
全バターニングし、レジスト１１を除去する（第２図（
０）参照）。次にレジスト２８勿マスクとして、ボロン
などのＰ型不純物を・１オン注入法により、ｐ Ｍ Ｏ
Ｓのソース・ドレイン１８、ＰＪｉｌＯＳゲート２９、
及び高抵抗２５［選択的に拡散する（第２図（Ｃ１）参
照）。例えば、ボロンを加速エネルギー５０ ＫｓＶ、
ドーズ量３ Ｘ １０’ ｏｎ−”で１］ち込んだ場合
には、厚さ３．ＵＯスのゲート酸化膜全通して、表面濃
度１０Ｉｌｌ ｃｍ−ｓ、拡散深さＣＬ ６ ｐ＋＋＋
のＰＭＯＥＩソース・ドレイン１８が形成でき、同時に
、多結晶シリコン２３．２５にボロンカニ拡散さ７Ｌる
が、あらかじめ、リンを高濃度に拡散し°Ｃあるため、
導電型がＰ反転することなく、Ｎ型の高抵抗を形成する
ことができる。上述した条件では＾抵抗２５のρ。は１
００〜５００Ω／口 になる。次に、レジスト２８を除
去した後、レジス）２９ｖｉ−マスクとして、ヒ素など
のＮ型不純物をイオン注入法によシ、ＮＭＯ８のソース
・ドレイン２０、ＮＭＯＳゲート２４、及び低抵抗２６
に選択的に拡散する（箇２図（８）参照）。例えば、ヒ
素全加速エネルギー８０ＫｅＶ、ドーズ３１８ Ｘ １
０１５ｃｍ−２で打ち込んだ場合に灯、表面濃度１０”
ｃｍ−”、拡散深さ０．３μｍのＮＭＯＦ＋ソース拳ド
レイノドレイン２０き、同時に、多結晶シリコン２４．
２６にヒ素が拡散されＮ型の低抵抗を形成できる。上述
した条件では低抵抗のρ６は１０〜３０Ω／口まで下げ
ることができる。
以上述べた本発明の方法によれば、高抵抗、中抵抗、低
抵抗を一層の多結晶シリコン層Ｐ３につくるための、多
結晶シリコン層５形成後の工程後の工程数が、マスク合
せ回数にして３回と少なく、また、拡散マスクにはレジ
ストのみ用４ているため工程が簡単であるので、製造コ
スト削減、工程短時間化、歩留向上に大きく寄与する。
抵抗を一層の多結晶シリコン層Ｐ３につくるための、多
結晶シリコン層５形成後の工程後の工程数が、マスク合
せ回数にして３回と少なく、また、拡散マスクにはレジ
ストのみ用４ているため工程が簡単であるので、製造コ
スト削減、工程短時間化、歩留向上に大きく寄与する。
また、従来は、多結晶シリコン層に選択的に不純物拡散
した後、多結晶シリコン層のエツチング金していたため
、高濃度拡散領域と低濃度拡散領域間でサイドエッチに
大きなばらつきがありパターン形状の精度が劣るという
欠点があったが本発明によれば選択拡散全行う前に多結
晶シリコンのエツチングを行うため、パターン形状の精
度は良好である。
した後、多結晶シリコン層のエツチング金していたため
、高濃度拡散領域と低濃度拡散領域間でサイドエッチに
大きなばらつきがありパターン形状の精度が劣るという
欠点があったが本発明によれば選択拡散全行う前に多結
晶シリコンのエツチングを行うため、パターン形状の精
度は良好である。
第１図（ａ）〜（ｇ）は、従来手段による半導体装置の
製造方法を説明するための工程順の断面図、第２図（ａ
）〜（ｅ）は、本発明による半導体装置の製造方法を説
明するための工程順の断面図である。 １・・・Ｎ型半導体基板、２・・・Ｐウェル領域、３・
・・フィールド酸化膜、４・・・ゲート酸化膜、５・・
・多結晶シリコン層、６．８・・・酸化膜、７・・・低
濃度多結晶シリコン層、９．１０・・・高濃度多結晶シ
リコン層、１１ ・Ｌ／レジスト１２．２５−Ｐ Ｍ
ＯＳゲート、１３．２４・・・ＮＭＯＳゲート、１４．
２５・・・高抵抗、１５．２６・−・低抵抗、１６．２
７・・・中抵抗、１７．１９・・・レジスト、１８・・
・ＰＭＯＳンース・ドレイン、２０・・・ＮＭＯＳソー
スｅドレイン、２１．２２・・・中濃度多結晶シリコン
層、２８．２９・・・レジスト 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
製造方法を説明するための工程順の断面図、第２図（ａ
）〜（ｅ）は、本発明による半導体装置の製造方法を説
明するための工程順の断面図である。 １・・・Ｎ型半導体基板、２・・・Ｐウェル領域、３・
・・フィールド酸化膜、４・・・ゲート酸化膜、５・・
・多結晶シリコン層、６．８・・・酸化膜、７・・・低
濃度多結晶シリコン層、９．１０・・・高濃度多結晶シ
リコン層、１１ ・Ｌ／レジスト１２．２５−Ｐ Ｍ
ＯＳゲート、１３．２４・・・ＮＭＯＳゲート、１４．
２５・・・高抵抗、１５．２６・−・低抵抗、１６．２
７・・・中抵抗、１７．１９・・・レジスト、１８・・
・ＰＭＯＳンース・ドレイン、２０・・・ＮＭＯＳソー
スｅドレイン、２１．２２・・・中濃度多結晶シリコン
層、２８．２９・・・レジスト 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
Claims (1)
- 半導体基板上に多結晶シリコン層を形成する工程と、前
記多結晶シリコン全面に一不純物を高濃度拡散した後、
前記多結晶シリコン層のゲート電極、配線、及び抵抗パ
ターンをエツチング形成する工程と、前記半導体基板に
前記−不純物と導電型の異なる不純物を導入することに
よりソース・ドレイン全形成すると同時に、前記多結晶
シリコン層の高抵抗領域を形成する工程と、前記半導体
基板に前記−不純物と同導電型の不純物を導入すること
によシ前記ソース・ドレインと異なるソース・ドレイン
を形成すると同時に、前記多結晶シリコン層の低抵抗領
域を形成する工程とから成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002978A JPS60147156A (ja) | 1984-01-11 | 1984-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002978A JPS60147156A (ja) | 1984-01-11 | 1984-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147156A true JPS60147156A (ja) | 1985-08-03 |
Family
ID=11544460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002978A Pending JPS60147156A (ja) | 1984-01-11 | 1984-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0301364A2 (en) * | 1987-07-28 | 1989-02-01 | STMicroelectronics S.r.l. | Process for manufacturing CMOS devices |
-
1984
- 1984-01-11 JP JP59002978A patent/JPS60147156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0301364A2 (en) * | 1987-07-28 | 1989-02-01 | STMicroelectronics S.r.l. | Process for manufacturing CMOS devices |
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