JPS60146336A - Data flow computer - Google Patents
Data flow computerInfo
- Publication number
- JPS60146336A JPS60146336A JP188384A JP188384A JPS60146336A JP S60146336 A JPS60146336 A JP S60146336A JP 188384 A JP188384 A JP 188384A JP 188384 A JP188384 A JP 188384A JP S60146336 A JPS60146336 A JP S60146336A
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- Japan
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- instruction
- address information
- operand
- instruction address
- destination
- Prior art date
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- Pending
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Abstract
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、データの配分機能を持つ命令メモリ装置を有
するデータフロー計算機に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of the Invention) The present invention relates to a data flow computer having an instruction memory device with a data distribution function.
（従来の技術）
従来のデータ７０−計算機においては、演算結果データ
を分配するために、分配の動作のみを処理するリンク命
令を使用し、演算結果データを分配する必要のある演算
全てにリンク命令を後置したものがある。しかし、この
ような処理では、リンク命令を後置するため、プログラ
ムステップ数の著しい増加と、それに伴う性能低下とい
う２′）の欠点がめった□
（発明の目的）
本発明は、上記のような欠点を除去するだめのもので、
演算結果データと命令メモリアドレス及び第１オペラン
ド／第２オペラ／ドを示すタグから成る命令アドレスを
対にし、命令語内に演算結果データの分配先を示す命令
アドレス情報を第１／第２オペランドそれぞれに対し設
け、命令メモリ装置に演算結果データの分配機能を持た
せたものであり、以下、図面について説明する。(Prior Art) In a conventional data 70 computer, in order to distribute operation result data, a link instruction that processes only the distribution operation is used, and a link instruction is used for all operations that need to distribute operation result data. There is one with suffixed. However, in such processing, the link instruction is placed at the end, so the disadvantage of 2') is that the number of program steps increases significantly and the performance deteriorates accordingly. It's just something to remove defects,
The operation result data is paired with an instruction address consisting of an instruction memory address and a tag indicating the first operand/second operand, and the instruction address information indicating the distribution destination of the operation result data is placed in the instruction word as the first/second operand. The instruction memory device has a function of distributing calculation result data, and the drawings will be explained below.
（発明の構成および作用）
第１図は本発明のデータフロー計算機の要部である命令
メモリ装置の構成を示す一実施例のブロック図であり、
破線で示しだ囚は演算装置、ω）はオペランドメモリ装
置である。(Structure and operation of the invention) FIG. 1 is a block diagram of an embodiment showing the structure of an instruction memory device which is a main part of a data flow computer of the invention.
The figure indicated by the broken line is the arithmetic unit, and ω) is the operand memory unit.
１は演算装置（イ）から出力をれる演算結果データと命
令アドレス情報を受ける結果データレジスタ、２は命令
コード及び命令実行後の行先命令アドレス情報から成る
命令祥報と、第１オペランドのデータ分配先を示す命令
アドレス情報と、第２オペランドのデータ分配先を示す
命令アドレス情報と、から成る命令語を蓄える記憶装置
、３は命令アドレス情報を、結果データレジスタｌ及び
後記する分配命令アドレス情報用セレクタ４の出力から
選択する行先命令アドレス情報用セレクタ、４は命令語
中の命令アドレス情報を選択する分配命令アドレス情報
用セレクタ、５はオペランドメモリ装置（Ｂ）にオペラ
ンドデータを送出するオペランドデータレジスタである
。1 is a result data register that receives operation result data and instruction address information output from the arithmetic unit (A); 2 is an instruction report consisting of an instruction code and destination instruction address information after execution of the instruction; and data distribution for the first operand. A storage device 3 stores instruction words consisting of instruction address information indicating the destination and instruction address information indicating the data distribution destination of the second operand; 3 stores the instruction address information in the result data register l and for distribution instruction address information to be described later; A selector for destination instruction address information selects from the output of selector 4, a selector for distributed instruction address information that selects instruction address information in an instruction word, and an operand data register 5 that sends operand data to the operand memory device (B). It is.
これの動作シーケンスを次に示す。The operation sequence for this is shown below.
■ 演算装置（ト）が結果データレジスタｌに演算結果
データ及び命令アドレス情報をセットする。(2) The arithmetic unit (g) sets the arithmetic result data and instruction address information in the result data register l.
■ 行先命令アドレス情報用セレクタ３を結果データレ
ジスタ１側にセレクトする。■ Select the destination instruction address information selector 3 to the result data register 1 side.
■ 行先命令アドレス情報用セレクタ３をアドレスに用
いて記憶装置２を読み出す。(2) Read the storage device 2 using the destination instruction address information selector 3 as an address.
■ オペランドデータレジスタ５に結果データレジスタ
１の演算結果データ、行先命令アドレス情報用セレクタ
３の命令アドレス情報、記憶装置２の命令情報をセット
し、オペランドメモリ装置ω）に送出する。(2) The operation result data of the result data register 1, the instruction address information of the destination instruction address information selector 3, and the instruction information of the storage device 2 are set in the operand data register 5, and sent to the operand memory device ω).
■ 分配命令アドレス情報用セレクタ４を行先命令アド
レス情報用セレクタ３の出力の第１／第２オペランド指
定タグに従いセレクトする。(2) Select the distribution instruction address information selector 4 according to the first/second operand specification tag output from the destination instruction address information selector 3.
■ 分配命令アドレス情報用セレクタ４の出力のポイン
タが無効であれば■へ戻る。有効ならば、行先命令アド
レス情報用セレクタ３を分配命令アドレス情報用セレク
タ４側にセレクトシて■へ戻る。■ If the output pointer of the selector 4 for distributed instruction address information is invalid, return to ■. If it is valid, select the destination instruction address information selector 3 to the distribution instruction address information selector 4 side and return to (2).
以上のように、記憶装置２の中の第１７第２オペランド
情報の送付先命令アドレス情報を用いることにより、演
算結果データを必要とする命令に分配することができる
。As described above, by using the destination instruction address information of the seventeenth second operand information in the storage device 2, the operation result data can be distributed to the instructions that require it.
第２図は第１図の記憶装置２にデータフロープログラム
を格納する一例を示す概念図であり、６〜１０はデータ
フロープログラムの命令ノードで演算を示し、１１〜１
９はデータフロープログラムのアークでデータの流れを
示し、２０は記憶装置２の内容を示す図である。なおＡ
−Ｅはアドレスを示す。FIG. 2 is a conceptual diagram showing an example of storing a data flow program in the storage device 2 shown in FIG.
9 is an arc of a data flow program indicating the flow of data, and 20 is a diagram showing the contents of the storage device 2. Furthermore, A
-E indicates an address.
第２図では、アドレスＡの演算結果データを分配するア
ーク１３．１４．１５の格納を示す。アーク１３は記憶
装置の内容２０の、アドレスＡの命令情報の行先命令ア
ドレス情報Ｂ−２で示し、アーク１４はアドレスＢの第
２オペランド情報用行先命令アドレス情報Ｃ−１で示し
、アーク１５はアドレスＣの第１オペランド情報用行先
命令アドレス情報Ｄ−１で示す。また、これ以上の分配
が無いことは、アドレスＤの第１オペランド情報用行先
命令アドレス情報が無効であることで示きれる。FIG. 2 shows the storage of arcs 13, 14, and 15 that distribute the operation result data of address A. Arc 13 is indicated by destination instruction address information B-2 for the instruction information at address A in the contents 20 of the storage device, arc 14 is indicated by destination instruction address information C-1 for the second operand information at address B, and arc 15 is indicated by destination instruction address information C-1 for the second operand information at address B. Destination instruction address information for the first operand information of address C is shown as D-1. Further, the fact that there is no further distribution can be shown by the fact that the destination instruction address information for the first operand information of address D is invalid.
このようにして、記憶装置２に演３１．結果データの分
配先を格納することができる。In this way, 31. The distribution destination of result data can be stored.
（効 果）
以上説明したように、本発明は命令メモリ装置に演算結
果データの分配機能を持たせたことにより、分配の動作
のみを行なうり／り命令を使用せずに済むため、プログ
ラムコーディングステノブ数が減少し、プログラムの作
成が容易になり、またプログラムのダイナミ、クステ、
グ数が減り、性能が向上したという利点がある。(Effects) As explained above, the present invention provides the instruction memory device with the function of distributing operation result data, so that only the distributing operation can be performed without using re/recommands. The number of steering knobs is reduced, making it easier to create programs, and improving program dynamics, steering, and
This has the advantage of reducing the number of logs and improving performance.
第１図は本発明の要部である命令メモリ装置の構成を示
す一実施例のプロ、り図、第２図は第１図の記憶装置に
データフロープログラムを格納する一例を示す概念図で
ある。
１・・・・・・・・・結果データレジスタ、 ２ ・
−・ 記憶装置、 ３ ・・・・・・・行先命令アドレ
ス情報用セレクタ、４ ・・・・・・・・・分配命令ア
ドレス情報用セレクタ、５ ・・・・・・・・・オペラ
ンドデータレジスタ、６〜１０・・・・・・・・命令ノ
ード、１１〜１９・・・・・・・・・アーク、２０・・
・・・・・・情報記憶装置の内容を示す図、 （４）・
・・・・・・演算装置、０３）・・・・・・・・・オペ
ランドメモリ装置。
特許出願人 日本電信電話公社
第２図FIG. 1 is a schematic diagram of an embodiment showing the configuration of an instruction memory device which is a main part of the present invention, and FIG. 2 is a conceptual diagram showing an example of storing a data flow program in the storage device of FIG. be. 1... Result data register, 2 ・
- Storage device, 3... Selector for destination instruction address information, 4... Selector for distributed instruction address information, 5... Operand data register , 6-10... Instruction node, 11-19... Arc, 20...
・・・・・・Diagram showing the contents of the information storage device, (4)・
... Arithmetic device, 03) ... Operand memory device. Patent applicant Nippon Telegraph and Telephone Public Corporation Figure 2
Claims (1)
、２項演算命令のオペランド対の待ち合わせ管理を行な
うオペラ・ノドメモリ装置と、演算を行なう演算装置と
から構成され、上記命令メモリ装置が、演算装置から、
命令メモリアドレス及び第１オペランド／第２オペラン
ドを指示する１ビツトのタグ情報からなる命令アドレス
情報演算結果データを受信する手段と、命令コード、演
算結果送付先第１命令アドレス情報、第１オペランド情
報送付先命令アトＶス情報、第２オペラ／ド情報送付先
命令アドレス情報からなる命令語を蓄える記憶装置と、
上記演算結果データを、それを使用する全命令に分配す
る手段とから構成されることを特徴とするデータフロー
計算機。It is composed of an instruction memory device that stores a program of a data flow, an operand memory device that manages the waiting of operand pairs of a binary operation instruction, and an arithmetic unit that performs an operation. from,
Means for receiving instruction address information operation result data consisting of an instruction memory address and 1-bit tag information indicating the first operand/second operand, instruction code, operation result destination first instruction address information, and first operand information. a storage device for storing instruction words consisting of destination instruction address information, second operand information and destination instruction address information;
A data flow computer comprising means for distributing the operation result data to all instructions that use it.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP188384A JPS60146336A (en) | 1984-01-11 | 1984-01-11 | Data flow computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP188384A JPS60146336A (en) | 1984-01-11 | 1984-01-11 | Data flow computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146336A true JPS60146336A (en) | 1985-08-02 |
Family
ID=11513961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP188384A Pending JPS60146336A (en) | 1984-01-11 | 1984-01-11 | Data flow computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146336A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108641A (en) * | 1987-10-20 | 1989-04-25 | Sharp Corp | Information processor |
-
1984
- 1984-01-11 JP JP188384A patent/JPS60146336A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108641A (en) * | 1987-10-20 | 1989-04-25 | Sharp Corp | Information processor |
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