JPS6014577B2 - 過電流保護回路 - Google Patents

Description

【発明の詳細な説明】 本発明は保護回路に関するものであり詳細には、予定時
間の間上記保護回路の出力に於て破壊的に大きな電流を
検出した場合、母線駆動回路を減勢させる為の保護回路
に関する。

最近の回路設計では、駆動装置の複数個の出力は、デー
タ母線若しくはアドレス線若しくはその類似物の共通母
線に直接結合されている。

夫々の駆動装置の出力段は１対の相補型電解効果トラン
ジスタを含み、唯一つの駆動装置のみ所定時刻に動作す
る様に多くの駆動装置が同期的に制御されている。駆動
装置は異なる数多くのチップ上に物理的に設けられる。
通常の回路構成は第１図に於て示された簡単な回路図か
ら容易に理解される。制御回路の誤動作により、２つ以
上の駆動装置付勢線（Ｅｎａｂｌｅｌｉｎｅ）が同時に
上昇状態になる場合、一方の駆動装置の上側のトランジ
スタがオン状態で他方の駆動装置の下側にトランジスタ
がオン状態である状態は容易に生じる。即ち駆動装置１
に於ける上側則ち正のＦＥＴが導通し、これと同時に駆
動袋直２に於ける下側則ち負のＦＥＴが導通する。この
様な状態は母線の負荷コンデンサが放電も充電もしない
ので不安定な出力の状態を示すばかりか電圧源から２つ
の導適しているＦＥＴ及び共通の母線を通ってアース電
位への直流の短絡を形成する。この現象に伴う大電流は
駆動装置のチップを容易に破壊し、これらチップ上の金
属性電力線の信頼度に影響を及ぼすのは確実である。所
定の時刻に於て唯一の駆動装置がその動作を確実に行う
様に、回路を設けることにより装置レベルで上記の重大
な問題に対処することは困難であり且つ事実上無理であ
る。

とりわけ、始動及び試験の際にこの様な回路にしいられ
た必要条件を考慮するとなおこのことである。本発明の
目的は多重的付勢（ａ ｍのｔｉ−ｅＭｂｌｅ）が発生
する際に駆動装置のチップ破壊を防止する事である。

この目的は上記の条件（複数個の付勢）を受け入れつつ
且つ個々の駆動装置の為に保護回路を設ける事により達
成される。１個の保護回路が個々の駆動装置の夫々に設
けられるのが好ましい。

保護回路は電流を検知する時間積分器としての機能を有
し、保護回路に関連した駆動装置が直流短絡の如き出力
を発生する場合は常に上記駆動装置を滅勢する。詳細に
は、駆動装置の出力部の２個の相補型ＦＥＴの夫々のソ
ース−ドレィン通路に於ける好ましくない大電流を検知
する為の手段が設けられ４ている。

時間積分コンデンサはこの様な過電流の検知に応じて充
電され、そして、このコンデンサの電荷が予定の閥値に
達すると、ラツチがトリガされるそしてこれはＮＡＮＤ
ゲート及び反転器を経て駆動装置に帰還され、駆動装置
を威勢させる。電流検知手段は、夫々の出力ＦＥＴのゲ
ートーソース及びドレィンーソース間の電圧をＡＮＤす
ることにより達成される。第２図を参照するに、図示の
如き極性で且つ図示の如く接続されたＦＥＴＱＩ−Ｑ８
を含む駆動装瞳の回路が示される。

トランジスタＱ７及びＱ８のドレィン端子から得られる
駆動装置の出力は第１図と同様に容量的な負荷を有する
共通母線に接続される。トランジスタＱ７を通る大電流
はこのトランジスタのゲ−トーンース及びドレインーソ
ース間の鰭圧をトランジスタＴＩ−Ｔ３でＡＮＤする事
で検知され、そしてこの世力はコンデンサＣＩに送られ
る。

またこれはトランジスタＴ１２のゲート端子にも接続さ
れ、そしてコンデンサＣＩの電荷が予定の闇値を越える
場合は常に、トランジスタＴ７−ＴＩＯを含むラツチを
トリガする様に動作する。節点Ｅに現われるラッチの出
力は、トランジスタＸ３‐Ｘ６を含む線式（ａ ｔｗｏ
一冊ｙ）ＮＡＮＤ回路に与えられる。ＮＡＮＤ回路から
の直接の出力は、トランジスタＸＩ及び×２からの反転
出力と共に駆動装置のトランジスタＱ５，Ｑ６及びＱ２
，Ｑ４の夫々に送られる。同様に、トランジスタＱ８を
通る大きな出力電流は、トランジスタＴ４一Ｔ６を含む
ＡＮＤ回路により検知される。そしてこの出力はコンデ
ンサＣ２に接続される。この様に大きい電流が十分に長
い時間（例えば約１ム秒）持続する場合、コンデンサＣ
２に於ける時間積分電荷はラッチをトリガするトランジ
スタＴＩＩをオン状態にするに十分な値になる。節点Ａ
が“高”の場合則ち駆動装置が減勢されている場合若し
くは駆動装置の入力が“低”の場合、トランジスタＴ３
は、コンデンサＣＩの電位を０にリセットする。同様な
りセット機能はコンデンサＣ２と関連してトランジスタ
Ｔ４によっても達成される。この回路に於て、Ｖ日源か
ら節点Ｃ若しくは節点Ｄからアースまでの寄生漏れ電流
に基づいてラッチが誤ってトリガされる現象を防する為
、抵抗ＲＩ及びＲ２が設けられている。０ち、これらの
抵抗はこれらに関連した節点の浮を容易に防止する。

通常の動作に於て、保護回路は働かない。

付勢は“高”、節点Ｇは“低”、筋点日は“高”及びト
ランジスタＱ２及びＱ５は両方とも“オン”（トランジ
スタＱ４及びＱ６は両方とも“オフ”）の場合、駆動装
置は動作の為の準備が整う。例えば、駆動装置の入力が
“高”の場合、トランジスタＱＩはオフ、Ｑ３はオンに
なる。これは節点Ａ及びＢをアース電位に降下させ、そ
してトランジスタＱ７をオンにＱ８をオフにさせる。ト
ランジスタＱ７が容量性の共通母線負荷を充電する為に
導適している最初の時間に於て、トランジスタＱ７のド
レィン電位は相対的に低く、トランジスタＴＩ及びＴ２
は両方ともオンになる。しかしコンデンサＣＩの電荷が
予定の関憶良０ちトリガ動作を行う値に到達する前に、
負荷コンデンサＣ負荷が充電されトランジスタＱ７のド
レィン電位が上昇し、トランジスタＴＩをカットオフし
、従ってコンデンサＣＩの充電動作を終了する。次の入
力過渡状態則ち付勢線が“降下”の条件の場合、節点Ａ
は“高”で、トランジスタＴ３をオンに変え、コンデン
サＣＩに蓄積されたどのような電荷をも放電する。しか
し、トランジスタＱ７が他の駆動装置のトランジスタＱ
８と同時に導適する場合の様な誤動作則ち短絡が生じる
場合、トランジスタＴＩはコンデンサＣＩの電荷がトラ
ンジスタＴ１２の閥値条件に迄達する十分に長い間オン
に留まる。

トランジスタＴ１２が導適すると、節点Ｅ‘まアース鰭
位になり、トリガされたラッチによりその点にクランプ
される。そしてトランジスタＸ６をカットオフし、トラ
ンジスタ×４を導適する。これは節点Ｇを上昇しトラン
ジスタ×１をカットオフしトランジスタＸ２をオンにし
て節点日をアース電位に降下させ、そしてトランジスタ
Ｑ２及びＱ５をカットオフし且つトランジスタＱ４及び
Ｑ６をオンにしてこの駆動装置を滅勢し且つ短絡回路を
遮断する。付勢線が禁止値に降下した場合、ラッチは節
点Ｅを“高”にそしてＦを“低”にリセットする。

ラツチがトリガされる場合、フラグ端子もまたトランジ
スタＴ１５を通りアース電位に降下する。トランジスタ
Ｔ１５は多重的付勢若しくは短絡状態が生ずる場合のィ
ンジケータとして動作する様にそのドレインをチップ上
の全てのフラグ端子に鞍競されて良い。これは診断にも
用いられる。第２図の回路に関する完全な真理値表は第
３図に示される。この真理値表により入力、出力及び付
勢信号の種々の組合せに関するこの保護回路の動作は容
易に理解される。基本的には、付勢線が“低”の場合、
回路全体は出力が短絡しているか否かに関係なく滅勢さ
れる。付勢線が“高”の場合、保護回路は動作し、入力
が“高”の状態で保護回路はトランジスタＱ７のアース
への短絡に対して保護し、入力が“低”の状態ではトラ
ンジスタＱ８のＶＨへの短絡に対して保護する。第１図
により考えられ得る如き、多くの駆動装置が同時に付勢
される状態が発生するかもしれないのでトランジスタＱ
７及びＱ８は両方共保護されなければならない。唯一つ
の駆動装置のトランジスタＱ７がオンとなり、残りの駆
動装置のトランジスタＱ８がオンの場合、母線上の直流
電圧はアース電位に極く近い値に降下し得る。この様な
状態では下側のトランジスタがオン状態にある駆動装置
の任意の１つを流れる電流はその装置の保護回路をトリ
ガする為には、不十分である。しかし上側のトランジス
タがオン状態にある唯一の駆動装置は極めて大きな出力
電流を示し、その保護回路により急速に滅勢されその結
果短絡回路を開状態にする。第４図を参照するに別の検
知回路の例が示される。

抵抗Ｒ３及びＲ４は、電源及びトランジスタＱ７のソー
ス間及びＱ８のソース端子及びアース間に夫々直列に接
続される。過電流の出力を検知する為にＡＮＤゲートを
用いずとも、同様な機能はこれらの抵抗の電圧降下を検
知することにより達成される。当然この電圧降下は出力
トランジスタを通る亀流の関数である。特にトランジス
タＱ７を流れる出力電流が予定のレベルに達すると、抵
抗Ｒ３のソース端子側の電位はトランジスタＴＩ′をオ
ンにするのに十分に低い値に降下し、コンデンサＣＩの
充電を開始する。トランジスタＱ８、Ｔ６′及び抵抗Ｒ
４並びにコンデンサＣ２に関してもトランジスタの極性
が反対である点を除き同様な説明が成される。トランジ
スタＴ６′は抵抗Ｒ４のソース端子側に於ける電位が十
分に高くなると、オンにゲートされる。第２図及び第４
図の回路構成及び動作は他の全ての点に於ても同一であ
る。抵抗Ｒ３及びＲ４が回路に於て寄生要素としてもと
もと存在している場合があること若しくは、それらの組
込が容易であることの点でこの代替的な実施例は魅力あ
るものである。この代替的な実施例は極めて高速の駆動
装置の場合、抵抗Ｒ３及びＲ４は回路の性能をある程度
下げるのであまり好ましくない。この様な場合は先に説
明した実施例が用いられる。図薗の簡単な説明 第１図は先行技術の保護回路を持たない共通母線の駆動
装置の構成の簡単化された回路を示す図、第２図は本発
明の教えに従って構成され且つ相補型出力ＦＥＴ駆動装
置と接続された保護回路を示す図、第３図は第２図の回
路の真理値を示し、第４図は代替的な検知回路を示す回
路図である。

円Ｇ・量 内６０８ ＦＩＧ．３ 円Ｇ。

４

Claims (1)

【特許請求の範囲】
1. １ 複数個の駆動装置の各々が直列に接続された１対の
   出力トランジスタを有し、該１対の出力トランジスタの
   共通接続点が共通母線負荷に接続され、複数個の駆動装
   置が同時に動作されたとき該駆動装置内の出力トランジ
   スタ及び上記共通母線負荷を介して直流短絡路を形成し
   うる共通母線駆動構成において各上記駆動装置と共に用
   いるための過電流保護回路にして、 保護されるべき駆
   動装置の上記１対の出力トランジスタの各々と対応して
   設けられ且つ夫々、対応する出力トランジスタの制御端
   子及び上記共通接続点の電圧を入力として受取り、該制
   御端子及び共通接続点に、上記直流短絡路の形成時に生
   じる電圧状態が存在する間夫々出力信号を発生する１対
   の論理ゲート手段と、 上記１対の論理ゲート手段の出
   力に個別に接続され夫々のゲート手段からの上記出力信
   号の時間積分に比例した電荷を蓄積する１対の静電容量
   手段と、 上記１対の静電容量手段に接続され、少なく
   とも１方の静電容量手段に蓄積された電荷が予定値に達
   したことに応答してトリガされる双安定ラツチ手段と、
   上記ラツチ手段及び上記保護されるべき駆動装置の間
   に接続され該ラツチ手段のトリガ動作に応じて該駆動装
   置を滅勢するゲート手段と、を含む過電流保護回路。