JPS60128713A - ゲ−トタ−ンオフサイリスタのゲ−ト回路 - Google Patents
ゲ−トタ−ンオフサイリスタのゲ−ト回路Info
- Publication number
- JPS60128713A JPS60128713A JP58236354A JP23635483A JPS60128713A JP S60128713 A JPS60128713 A JP S60128713A JP 58236354 A JP58236354 A JP 58236354A JP 23635483 A JP23635483 A JP 23635483A JP S60128713 A JPS60128713 A JP S60128713A
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- JP
- Japan
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- gate
- circuit
- turn
- parallel
- gate circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/722—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit
- H03K17/723—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for dc voltages or currents
- H03K17/732—Measures for enabling turn-off
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はゲートターンオフサイリスタ（以下、ＧＴＯと
いう）のゲート回路に関し、特に、大量化された電力用
ＧＴＯのオフゲート回路の改良に関するものである。
いう）のゲート回路に関し、特に、大量化された電力用
ＧＴＯのオフゲート回路の改良に関するものである。
第１図及び第２図は従来のオフゲート回路を示し、特に
、第１図はゲートトランスを用いない従来のオフゲート
回路、第２図はゲートトランスを用いた従来のオフゲー
ト回路、を示している。但し、説明の都合上、オンゲー
ト回路は省略する。
、第１図はゲートトランスを用いない従来のオフゲート
回路、第２図はゲートトランスを用いた従来のオフゲー
ト回路、を示している。但し、説明の都合上、オンゲー
ト回路は省略する。
まず第１図のオフゲート回路について説明すると、図中
、ｌはアノード端子Ａ、カソード端子Ｋ、及びゲート端
子Ｇを有するＧＴＯ、，２は一端がゲート端子Ｇに接続
された高リップル用コンデンサ、３はコンデンサコの他
端とカソード端子にとの間に抵抗Ｒ，／を介してコレク
ターエミッタ間が接続されたトランジスタ、ｑはコンデ
ンサコの両端間に図示の極性で接続された直流制御電源
、Ｓは電源ダに並列接続された平滑用コンデンサ、Ｒ２
は電極ｔの正極性端子と、コンデンサー及びトランジス
タ３のコレクタの接続点と、の間に挿入された抵抗、Ｒ
３及びＲ４’は、両者の接続点がトランジスタ３０ベー
スに接続され、直列体の両端間に信号入力端子６が接続
された抵抗、である。
、ｌはアノード端子Ａ、カソード端子Ｋ、及びゲート端
子Ｇを有するＧＴＯ、，２は一端がゲート端子Ｇに接続
された高リップル用コンデンサ、３はコンデンサコの他
端とカソード端子にとの間に抵抗Ｒ，／を介してコレク
ターエミッタ間が接続されたトランジスタ、ｑはコンデ
ンサコの両端間に図示の極性で接続された直流制御電源
、Ｓは電源ダに並列接続された平滑用コンデンサ、Ｒ２
は電極ｔの正極性端子と、コンデンサー及びトランジス
タ３のコレクタの接続点と、の間に挿入された抵抗、Ｒ
３及びＲ４’は、両者の接続点がトランジスタ３０ベー
スに接続され、直列体の両端間に信号入力端子６が接続
された抵抗、である。
第１図のオフゲート回路の動作においては、信号入力端
＋６よりターンオフ信号が入力されるとトランジスタ３
は導通し、これにより、直流制御電源ダ及び平滑用コン
デンサ５より抵抗Ｒ２を介してトランジスタ３のコレク
ターエミッタ間に電流が流れ、更に抵抗Ｒ／、カソード
端子に１、及びゲート端−子Ｇを介して閉回路が形成さ
れる。従ってＧＴＯ／のアノード端子へ−カソード端子
に間に流れている保持電流を打ち消すことによりＧＴＯ
ｌをターンオフさせることができる。
＋６よりターンオフ信号が入力されるとトランジスタ３
は導通し、これにより、直流制御電源ダ及び平滑用コン
デンサ５より抵抗Ｒ２を介してトランジスタ３のコレク
ターエミッタ間に電流が流れ、更に抵抗Ｒ／、カソード
端子に１、及びゲート端−子Ｇを介して閉回路が形成さ
れる。従ってＧＴＯ／のアノード端子へ−カソード端子
に間に流れている保持電流を打ち消すことによりＧＴＯ
ｌをターンオフさせることができる。
この第１図に示されたオフゲート回路は、ＧＴｏｌのア
ノード端子へ−カソード端子に間の主回路側と電気的に
絶縁されていない為、主回路電位の変動の影響を受け易
く、誤動作をし易いという欠点があり、制御電源Ｖ及び
信号入力端子９を主回路と絶縁する必要があった。
ノード端子へ−カソード端子に間の主回路側と電気的に
絶縁されていない為、主回路電位の変動の影響を受け易
く、誤動作をし易いという欠点があり、制御電源Ｖ及び
信号入力端子９を主回路と絶縁する必要があった。
また、高リップル用のコンデンサコの容量が（）Ｔｏ
／のオフゲート特性に大きく影響するため、通常、コン
デン＋１．１．は数ｔ００μＦ程度の大容量のものが必
要であり、ゲート回路全体の形状がかなり大きなものに
なるという欠点があった。
／のオフゲート特性に大きく影響するため、通常、コン
デン＋１．１．は数ｔ００μＦ程度の大容量のものが必
要であり、ゲート回路全体の形状がかなり大きなものに
なるという欠点があった。
このような欠点を除去したのが第２図のゲートトランス
方式のメツゲート回路である。図中、７はオフゲート回
路の出力部に設けられたゲートトランスでその一次巻線
はトランジスタ３のコレクターエミッタ間を介して直流
制御゛電源ぐ又は高すツプルコンデンサコの両端間に接
続されている。
方式のメツゲート回路である。図中、７はオフゲート回
路の出力部に設けられたゲートトランスでその一次巻線
はトランジスタ３のコレクターエミッタ間を介して直流
制御゛電源ぐ又は高すツプルコンデンサコの両端間に接
続されている。
−次巻線間にはリセット用素子ｇが図示の如く接続され
ている。ゲートトランス７の二次巻線の両端間は、図示
の極性方向を有するダイオード９を介してＧＴＯ／のゲ
ート端子Ｇ−カソード端子に間に接続されズいる。
ている。ゲートトランス７の二次巻線の両端間は、図示
の極性方向を有するダイオード９を介してＧＴＯ／のゲ
ート端子Ｇ−カソード端子に間に接続されズいる。
第２図の場合には、ターンオフ信号が信号入力端＋６に
入力されてトランジスタ３を導通させたとき、トランジ
スタ３のコレクタ電流を、ゲートトランス７の一次巻線
から二次巻線に伝達し以てダイオードブの順方向に流れ
るゲートターンメツ電流により第１図と同様にＧＴｏｌ
のターンオフを行なうよう動作する。
入力されてトランジスタ３を導通させたとき、トランジ
スタ３のコレクタ電流を、ゲートトランス７の一次巻線
から二次巻線に伝達し以てダイオードブの順方向に流れ
るゲートターンメツ電流により第１図と同様にＧＴｏｌ
のターンオフを行なうよう動作する。
この第二図の方式によれは、主回路とオフゲート回路と
はゲートトランス７により安全して絶縁される上、ゲー
トトランス７の一次側の電流を小さくすることができる
ため高すツプルコンデンサコの容量を軽減できる等、第
７図の方式の欠点が除去され、非常に小形のオフゲート
回路が得られる。
はゲートトランス７により安全して絶縁される上、ゲー
トトランス７の一次側の電流を小さくすることができる
ため高すツプルコンデンサコの容量を軽減できる等、第
７図の方式の欠点が除去され、非常に小形のオフゲート
回路が得られる。
然しなから、この方式の問題点は、ゲートトランス７の
漏れリックタンスにより、耐電圧性を保ちながら、オフ
ゲート電流のｄｉ／ｄｔ出力を得るのが非常に困難であ
った。即ち、漏れリアクタンスを減少させてオフゲート
電流のｄ ｉ ／ｄ を値を許容範囲内で上昇させるに
は、−次巻線と二次巻線間の結合を密にしなければなら
ず、そのためには巻線被覆に特殊材料を使わなければな
らない等のため耐電圧性が劣化してしまうという憾みが
あった。
漏れリックタンスにより、耐電圧性を保ちながら、オフ
ゲート電流のｄｉ／ｄｔ出力を得るのが非常に困難であ
った。即ち、漏れリアクタンスを減少させてオフゲート
電流のｄ ｉ ／ｄ を値を許容範囲内で上昇させるに
は、−次巻線と二次巻線間の結合を密にしなければなら
ず、そのためには巻線被覆に特殊材料を使わなければな
らない等のため耐電圧性が劣化してしまうという憾みが
あった。
本発明は斯かる大容量化されたＧＴＯを駆動するゲート
回路に関する従来技術の欠点を解消することを目的とし
てなされたもので、該目的を達成するだめの技術的手段
として、本発明は、構成上、オフケート回路の出力部に
ゲートトランスを複数個並列接続したものを用いること
を特徴としている。
回路に関する従来技術の欠点を解消することを目的とし
てなされたもので、該目的を達成するだめの技術的手段
として、本発明は、構成上、オフケート回路の出力部に
ゲートトランスを複数個並列接続したものを用いること
を特徴としている。
第３図は本発明に係るＧＴＯのゲート回路の好ましい一
実施例を示す回路図で、第３図と第２図の違いは、第２
図がオフゲート回路の出力部に単一のゲートトランスを
用いているのに対し、第３図においては２個のゲートト
ランス７ａ、７ｂを用い、これらを互いに並列接続して
いる点である。
実施例を示す回路図で、第３図と第２図の違いは、第２
図がオフゲート回路の出力部に単一のゲートトランスを
用いているのに対し、第３図においては２個のゲートト
ランス７ａ、７ｂを用い、これらを互いに並列接続して
いる点である。
このようにゲートトランス７をコ個並列接続してオフゲ
ート回路の出力部を構成することにより、ゲートトラン
ス回路の等制約な漏れインピーダンスは半分になり、そ
の結果、オフゲート電流のｄ ｉ／ｄ を及びピーク値
も大きくなるとともに耐電圧性を良好に維持することが
可能となった。
ート回路の出力部を構成することにより、ゲートトラン
ス回路の等制約な漏れインピーダンスは半分になり、そ
の結果、オフゲート電流のｄ ｉ／ｄ を及びピーク値
も大きくなるとともに耐電圧性を良好に維持することが
可能となった。
大容量のＧＴＯ（例えば２！ＯＯＶ 、２０００に級）
の場合、オフゲート電流のｄｉ／ｄｔは３０Ａ／μＳ〜
ｔｉ ０ Ａ／μＳが必要であるといわれているが、本
発明はこれを容易に実現できるものであり、大容量ＧＴ
Ｏのオフゲート回路として最適なものが得られる。
の場合、オフゲート電流のｄｉ／ｄｔは３０Ａ／μＳ〜
ｔｉ ０ Ａ／μＳが必要であるといわれているが、本
発明はこれを容易に実現できるものであり、大容量ＧＴ
Ｏのオフゲート回路として最適なものが得られる。
尚、上記の実施例では、ゲートトランスの並列数はコ個
であるが、オフゲートの仕様に応じて３個以上の並列接
続にしても構わない。
であるが、オフゲートの仕様に応じて３個以上の並列接
続にしても構わない。
以上のように、本発明によれば、耐電圧性を良好に保っ
たまま、漏れリンクタンスを減少させることができるの
で、ターンオフに必要なｄｉ／ｄｔ上昇率を許容範囲内
で大きくすることができるという利点がある。
たまま、漏れリンクタンスを減少させることができるの
で、ターンオフに必要なｄｉ／ｄｔ上昇率を許容範囲内
で大きくすることができるという利点がある。
第１図は従来のゲートターンオフサイリスタのゲート回
路を示す回路図、 第一図は別の従来のゲートターンオフサイリスタのゲー
ト回路を示す回路図、及び 第３図は本発明に係るゲートターンオフサイリスタのゲ
ート回路の好ましい一実施例を示す回路図、 である。 ｌ・・ゲートターンオフサイリスタ、コ・・高すツブル
コンデンザ、３・・トランジスタ、ダ・・直流制御電源
、６・・信号入力端子、７ａ、７ｂ・・ゲートトランス
。 なお、各図中、同一符号は同−又は相当部分を示す。 手続補正書「自発」 特許庁長官殿 １、事件の表示 昭和ｓｒ年特許願第−３４３！参号 ２、発明の名称 ゲートターンオアサイリスクのゲート回路３、補正をす
る者 代表者 片由仁へ部 ４、代理人 （１１明細書の発明の詳細な説明の橢 ６、補正の内容 ＋１１ 明細書をつぎのとおり訂正する。
路を示す回路図、 第一図は別の従来のゲートターンオフサイリスタのゲー
ト回路を示す回路図、及び 第３図は本発明に係るゲートターンオフサイリスタのゲ
ート回路の好ましい一実施例を示す回路図、 である。 ｌ・・ゲートターンオフサイリスタ、コ・・高すツブル
コンデンザ、３・・トランジスタ、ダ・・直流制御電源
、６・・信号入力端子、７ａ、７ｂ・・ゲートトランス
。 なお、各図中、同一符号は同−又は相当部分を示す。 手続補正書「自発」 特許庁長官殿 １、事件の表示 昭和ｓｒ年特許願第−３４３！参号 ２、発明の名称 ゲートターンオアサイリスクのゲート回路３、補正をす
る者 代表者 片由仁へ部 ４、代理人 （１１明細書の発明の詳細な説明の橢 ６、補正の内容 ＋１１ 明細書をつぎのとおり訂正する。
Claims (1)
- 大容量化されたゲートターンオフサイリスタを駆動する
ゲート回路において、オフゲート回路の出力部にゲート
トランスを複数個並列接続したものを用いることを特徴
としたゲートターンオフサイリスタのゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236354A JPS60128713A (ja) | 1983-12-16 | 1983-12-16 | ゲ−トタ−ンオフサイリスタのゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236354A JPS60128713A (ja) | 1983-12-16 | 1983-12-16 | ゲ−トタ−ンオフサイリスタのゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128713A true JPS60128713A (ja) | 1985-07-09 |
Family
ID=16999556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58236354A Pending JPS60128713A (ja) | 1983-12-16 | 1983-12-16 | ゲ−トタ−ンオフサイリスタのゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128713A (ja) |
-
1983
- 1983-12-16 JP JP58236354A patent/JPS60128713A/ja active Pending
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