JPS60114902A - コントロ−ラ - Google Patents
コントロ−ラInfo
- Publication number
- JPS60114902A JPS60114902A JP58222321A JP22232183A JPS60114902A JP S60114902 A JPS60114902 A JP S60114902A JP 58222321 A JP58222321 A JP 58222321A JP 22232183 A JP22232183 A JP 22232183A JP S60114902 A JPS60114902 A JP S60114902A
- Authority
- JP
- Japan
- Prior art keywords
- section
- calculation
- unit
- data storage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、演算部及びプログラム記憶部を多重化した
コントローラに関するものである。
コントローラに関するものである。
従来、この種の装置としてオ1図に示すものがあった。
図において(la) 、 (lb)は、プロレグラムを
格納するプログラム記憶部、(2”)@(2b)は、演
算処理用データや演算結果を格納するデータ記憶部、(
8a) 、 (8b)は、演算処理を行なう演算部、(
4)は、演算部を監視し、演算部と入出力部の切り替1
えを行なう切替部、(5)は、制御対象との入出力処理
を行なう入出力部である。
格納するプログラム記憶部、(2”)@(2b)は、演
算処理用データや演算結果を格納するデータ記憶部、(
8a) 、 (8b)は、演算処理を行なう演算部、(
4)は、演算部を監視し、演算部と入出力部の切り替1
えを行なう切替部、(5)は、制御対象との入出力処理
を行なう入出力部である。
次に動作について説明する。両方の演算部(8a) 、
(8b)が正常な一合には、切替部(4)によシ、予
め決められた優先順位の高い演算部(3)に入出力部(
5)を接続し、プログラム記(ム部+11のプログラム
に従って演算を行なう。もし、俊先;唄位の高い演算部
(3〕が異常とな夛、順位の低い1両算部(3)が正常
であれば、切替部(4)は、1lliJ 位ノ低い演算
部(3)に入出力(5)を接続し、プログラム記憶部i
l+のプログラムに従って演算を行なう。
(8b)が正常な一合には、切替部(4)によシ、予
め決められた優先順位の高い演算部(3)に入出力部(
5)を接続し、プログラム記(ム部+11のプログラム
に従って演算を行なう。もし、俊先;唄位の高い演算部
(3〕が異常とな夛、順位の低い1両算部(3)が正常
であれば、切替部(4)は、1lliJ 位ノ低い演算
部(3)に入出力(5)を接続し、プログラム記憶部i
l+のプログラムに従って演算を行なう。
従来のコントローラの演算部の多重化装置は以上のよう
VC構成されてbるので、演算部の切替ヲ行なう場合、
演算結果の移行が不0I’能で、制御対象への出力に連
続性がなくなる欠点があった。
VC構成されてbるので、演算部の切替ヲ行なう場合、
演算結果の移行が不0I’能で、制御対象への出力に連
続性がなくなる欠点があった。
この発明は、上記のような従来のものの欠点を除去する
目的でなされたものであυ、データ記憶部を共用化する
ことによシ、制御対象への出力に連続性を持たせて演算
部の切替全行なうことができるコントローラ装置ヲ捉供
するものである。
目的でなされたものであυ、データ記憶部を共用化する
ことによシ、制御対象への出力に連続性を持たせて演算
部の切替全行なうことができるコントローラ装置ヲ捉供
するものである。
以下、この発明の一実施例について説明する。
第2図において、+1 &) 、 C1’b) id、
プログラム全格納するプログラム記憶部、(2)は、演
算処理用データや演算渭呆を格納するデータ記憶部、(
Jla) 、 [8b)は、演算処理を行なう演算部、
(4)は、演算部を監視し、演算部と入出力部、データ
記憶部の接続の切り替えを行なう切替部、(5)は、制
御対象との入出力処理を行なう入出力部である〇 次に動作について説明する。両方の演算部(3)が正常
な場合には、切替部(4)により、予め決められた優先
順位の高い演算部(3)にデータ記憶部(21、入出力
部(6)全接続し、プログラム記憶部100プログラム
に従って演算を行なう。もし、優先順位の高い演X部(
3)が異常となり、順位の低い演算部(3)が正常であ
れば、切替部(4)は、順位の低い演算部(3)にデー
タ記憶部(21、入出力部16)全接続し、プログラム
記憶部+11のプログラムに従って演算を行なう〇 すなわち、データ記憶部に記憶している優先順位の尚い
演算部の演算結果を使用して、優先順位の低い演算部が
演算を続行することができる。
プログラム全格納するプログラム記憶部、(2)は、演
算処理用データや演算渭呆を格納するデータ記憶部、(
Jla) 、 [8b)は、演算処理を行なう演算部、
(4)は、演算部を監視し、演算部と入出力部、データ
記憶部の接続の切り替えを行なう切替部、(5)は、制
御対象との入出力処理を行なう入出力部である〇 次に動作について説明する。両方の演算部(3)が正常
な場合には、切替部(4)により、予め決められた優先
順位の高い演算部(3)にデータ記憶部(21、入出力
部(6)全接続し、プログラム記憶部100プログラム
に従って演算を行なう。もし、優先順位の高い演X部(
3)が異常となり、順位の低い演算部(3)が正常であ
れば、切替部(4)は、順位の低い演算部(3)にデー
タ記憶部(21、入出力部16)全接続し、プログラム
記憶部+11のプログラムに従って演算を行なう〇 すなわち、データ記憶部に記憶している優先順位の尚い
演算部の演算結果を使用して、優先順位の低い演算部が
演算を続行することができる。
なお、上記実施例では、切替部(4)に演算部+31の
監視機能のあるものを示したが、この監視機能を別に設
けてもよい。また、記憶部全プログラムとデータ用に分
割しているが、プログラムとデータを一括して格納する
記憶部としてもよい0 また、第2図のデータ記憶部(2)を演算部(31と接
続し、両方の演算部(3]とデータの伝送を行なう機能
を付加してもよい。
監視機能のあるものを示したが、この監視機能を別に設
けてもよい。また、記憶部全プログラムとデータ用に分
割しているが、プログラムとデータを一括して格納する
記憶部としてもよい0 また、第2図のデータ記憶部(2)を演算部(31と接
続し、両方の演算部(3]とデータの伝送を行なう機能
を付加してもよい。
以上のように、この発明によれば、データ記憶部を共用
する溝成としたので、演算部・つ切替11守の制御対象
への出力に連続性ができ、また、装置が簡略化できる効
果がある。
する溝成としたので、演算部・つ切替11守の制御対象
への出力に連続性ができ、また、装置が簡略化できる効
果がある。
第1図は、従来のコントローラの演算部の2重化装置を
示す構成図、第2図は、この発明の一実施例によるコン
トローラの演算部の2恵(IZ装置【示す構成図である
O il+−−−プログラム記憶部、+21−−−データ記
憶部、+31−−一演算部、(4)−一一切替部、+5
1−−一人出力都O なお、各図中、同一符号は同一あるいは十目当部分を示
すものとする。 代理人 大台 増雄 第1図 第2図
示す構成図、第2図は、この発明の一実施例によるコン
トローラの演算部の2恵(IZ装置【示す構成図である
O il+−−−プログラム記憶部、+21−−−データ記
憶部、+31−−一演算部、(4)−一一切替部、+5
1−−一人出力都O なお、各図中、同一符号は同一あるいは十目当部分を示
すものとする。 代理人 大台 増雄 第1図 第2図
Claims (1)
- 所定のプログラムに従って演算を行なう優先演算部及び
予備演算部、常時は優先演算部を選択し、入出力データ
及び優先演算部の演算結果をデータ記憶部へ記憶させる
と共に1優先演算部の異常時、予備演算部を選択し、上
記データ記憶部に記憶されたー先演算部の演算結果及び
入出力データを使って演算を続行させる切替部を倫えた
ことを特徴とするコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58222321A JPS60114902A (ja) | 1983-11-25 | 1983-11-25 | コントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58222321A JPS60114902A (ja) | 1983-11-25 | 1983-11-25 | コントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60114902A true JPS60114902A (ja) | 1985-06-21 |
Family
ID=16780521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58222321A Pending JPS60114902A (ja) | 1983-11-25 | 1983-11-25 | コントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60114902A (ja) |
-
1983
- 1983-11-25 JP JP58222321A patent/JPS60114902A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6469127A (en) | High speed switching system | |
JPS60114902A (ja) | コントロ−ラ | |
EP0141246A3 (en) | Method for the operation of a multiprocessor controller, especially for the central control unit of a telephone switching system | |
JPS6112589B2 (ja) | ||
GB1531334A (en) | Switching system | |
JPH0264845A (ja) | 主制御部多重化電子計算機 | |
JPS6093502A (ja) | デイジタル制御装置の出力保持方式 | |
JPH02118738A (ja) | 二重化制御システムの異常レベルによる切換方式 | |
JPH0373621A (ja) | 回線切替制御方式 | |
JPH05204873A (ja) | 分散型処理システムにおける処理装置間通信処理方法 | |
JPS5914054A (ja) | 予備コンソ−ル切替制御方式 | |
JPH01137338A (ja) | スタンバイ系のチェック方式 | |
JPH0293926A (ja) | 画面制御方式 | |
JPS5619154A (en) | Control system for input and output unit | |
JPS5841496A (ja) | 記憶制御装置 | |
JPS62160540A (ja) | 二重化情報処理装置 | |
JPH03111945A (ja) | プログラマブル制御装置 | |
JPH0410659B2 (ja) | ||
JPH1185202A (ja) | 2重化システムのメンテナンス方法 | |
JPH0363995A (ja) | デュアルポートメモリ | |
JPH0787458B2 (ja) | 分散形交換システムの制御方式 | |
JPS61251943A (ja) | デ−タ処理装置 | |
JPS6361338A (ja) | 情報伝送装置 | |
JPH03156552A (ja) | ダイレクトメモリアクセス制御回路方式 | |
JPH0250715A (ja) | クロック制御装置 |