JPS60113928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60113928A JPS60113928A JP22067183A JP22067183A JPS60113928A JP S60113928 A JPS60113928 A JP S60113928A JP 22067183 A JP22067183 A JP 22067183A JP 22067183 A JP22067183 A JP 22067183A JP S60113928 A JPS60113928 A JP S60113928A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高融点金属のハロゲン化物により、Ｓｉを高融
点金属に置換する方法を用いて、高融点金属を主体とす
る電極配線を形成する半導体装置の製造方法に関するも
のである。
点金属に置換する方法を用いて、高融点金属を主体とす
る電極配線を形成する半導体装置の製造方法に関するも
のである。
従来半導体装置の電極配線にはＭ膜や多結晶Ｓ１膜が用
いられている。しかし、Ｍ膜は融点が低く ＡＡ膜膜形
後後高温処理は行なえないという制約かあり、一方、多
結晶Ｓｉ膜は高濃度に不純物を添加しても電気抵抗が大
きく、半導体装置の高速度動作には不適当であるという
欠点かある。またＭｏやＷなどの高融点金属、またはそ
のノリサイドか電極配線として用いられつつあるか、該
電極とゲート酸化膜あるいはゲート酸化膜とＳｉ基板と
の界面特性および該電極と８１基板とのコンタクト特性
か多結晶Ｓ】に比べて悪いという欠点かある。
いられている。しかし、Ｍ膜は融点が低く ＡＡ膜膜形
後後高温処理は行なえないという制約かあり、一方、多
結晶Ｓｉ膜は高濃度に不純物を添加しても電気抵抗が大
きく、半導体装置の高速度動作には不適当であるという
欠点かある。またＭｏやＷなどの高融点金属、またはそ
のノリサイドか電極配線として用いられつつあるか、該
電極とゲート酸化膜あるいはゲート酸化膜とＳｉ基板と
の界面特性および該電極と８１基板とのコンタクト特性
か多結晶Ｓ】に比べて悪いという欠点かある。
そこで、下層を８１膜、」二層を高融点金属またはその
ノリサイドとする二層膜を電極配線とする方法か提案さ
れている（特開昭５６−６２３３９号）。
ノリサイドとする二層膜を電極配線とする方法か提案さ
れている（特開昭５６−６２３３９号）。
」−記特許においては、高融点金属またはそのシリサイ
トを形成する方法として、スノぐツタ法、蒸着法、ＣＶ
Ｄ？ｎか挙げられているか、スパッタ法お１よび蒸着法
はＣＶＤ法に比べて形成された金属膜の純度が悪いとい
う欠点があり、さらに段差被覆形状か悪いため断線等の
問題が生じる。またＣＶＤ法においては、高融点金属の
塩化物を用いるため一般に高融点金属の塩化物は常温で
固体であるの″で、蒸気圧制御が難しく、したがって原
料ガスの濃度制御が難しいという欠点がある。
トを形成する方法として、スノぐツタ法、蒸着法、ＣＶ
Ｄ？ｎか挙げられているか、スパッタ法お１よび蒸着法
はＣＶＤ法に比べて形成された金属膜の純度が悪いとい
う欠点があり、さらに段差被覆形状か悪いため断線等の
問題が生じる。またＣＶＤ法においては、高融点金属の
塩化物を用いるため一般に高融点金属の塩化物は常温で
固体であるの″で、蒸気圧制御が難しく、したがって原
料ガスの濃度制御が難しいという欠点がある。
本発明はこれらすべての欠点を解決し、界面特性が良好
で配線抵抗の低い高速度動作に適した半導体装置の製造
方法を提供することを目的とする〔発明の概要〕 本発明は上記ｌ」的を達成するために、高濃度に不純物
をドープした第１の８１膜上に不純物をドープしない、
もしくは不純物濃度か上記第１のＳｉ膜１の不純物濃度
より低い第２のＳｉ膜を堆積し、高融点金属のハロゲン
化物雰囲気中で熱処理することにより、上記第２のＳｉ
膜を高融点金属に置換し、高濃度に不純物をドープした
上記第１の８１膜と高融点金属膜の二層膜を電極配線と
するものである〔発明の実施例〕 以下、図面に基づいて本発明の詳細な説明する。
で配線抵抗の低い高速度動作に適した半導体装置の製造
方法を提供することを目的とする〔発明の概要〕 本発明は上記ｌ」的を達成するために、高濃度に不純物
をドープした第１の８１膜上に不純物をドープしない、
もしくは不純物濃度か上記第１のＳｉ膜１の不純物濃度
より低い第２のＳｉ膜を堆積し、高融点金属のハロゲン
化物雰囲気中で熱処理することにより、上記第２のＳｉ
膜を高融点金属に置換し、高濃度に不純物をドープした
上記第１の８１膜と高融点金属膜の二層膜を電極配線と
するものである〔発明の実施例〕 以下、図面に基づいて本発明の詳細な説明する。
第１図（Ａ）〜（Ｃ）は本発明による一実施例であるＭ
ＯＳＦＥＴのゲート電極の製造工程の概要図である。図
中１はＳｉ基板、２はフィールド酸化膜、３はゲート酸
化膜、４はＰドープ多結晶Ｓ１膜（第１のＳｉ膜）、５
は不純物をドープしない多結晶Ｓｉ膜（第２のＳｉ膜）
、６はＭｏ膜である。
ＯＳＦＥＴのゲート電極の製造工程の概要図である。図
中１はＳｉ基板、２はフィールド酸化膜、３はゲート酸
化膜、４はＰドープ多結晶Ｓ１膜（第１のＳｉ膜）、５
は不純物をドープしない多結晶Ｓｉ膜（第２のＳｉ膜）
、６はＭｏ膜である。
まず、一般に知られている工程により、フィールド酸化
膜２およびゲート酸化膜３を形成し、その後第１図（Ａ
、）に示すように、低圧気相成長法により、反応炉内圧
力６．９ Ｘ １０ ’ ａｔｍ、温度６５０℃、反応
炉内へ導入するカスとしてＳｉＨ４の流量６００ｃｃ／
ｍｉｎ、 ＰＨ３（Ｈｅ希釈濃度０５モル％）の流量２
２７ ｃｃ／ｍｉｎの条件で、Ｐ濃度４ Ｘ ＩＱ”０
ｃｍ ３のＰ ｌ’−プ多結晶Ｓ１膜４を約２０００
Ａ堆積し、続いて、ＰＨ３の流量をＯにし、不純物をド
ープしない多結晶Ｓｉ膜５を約２０００ Ａ堆積させる
。次に、第１図（Ｂ）に示すように、」１記二層の多結
晶Ｓ１膜をマスクを用いでエツチング加工しゲート電極
を形成する。その後反応炉内圧力４Ｘ１０’ａｔｍ、温
度３００℃の条件でＭｏＦ６とＨ２（ＭｏＦ６分圧７
＝ ｉ１５ （モ／ｌ／比））ノ混合ガス雰囲気中で約
３０分間熱処理し、第１図（Ｃ）に示すように、不純物
を含まないＳ１膜をＭＯに置換する。このようにして、
Ｓｉ基板１上のゲート酸化膜３上に高濃度にＰをドープ
した多結晶Ｓｉ膜４とＭ。
膜２およびゲート酸化膜３を形成し、その後第１図（Ａ
、）に示すように、低圧気相成長法により、反応炉内圧
力６．９ Ｘ １０ ’ ａｔｍ、温度６５０℃、反応
炉内へ導入するカスとしてＳｉＨ４の流量６００ｃｃ／
ｍｉｎ、 ＰＨ３（Ｈｅ希釈濃度０５モル％）の流量２
２７ ｃｃ／ｍｉｎの条件で、Ｐ濃度４ Ｘ ＩＱ”０
ｃｍ ３のＰ ｌ’−プ多結晶Ｓ１膜４を約２０００
Ａ堆積し、続いて、ＰＨ３の流量をＯにし、不純物をド
ープしない多結晶Ｓｉ膜５を約２０００ Ａ堆積させる
。次に、第１図（Ｂ）に示すように、」１記二層の多結
晶Ｓ１膜をマスクを用いでエツチング加工しゲート電極
を形成する。その後反応炉内圧力４Ｘ１０’ａｔｍ、温
度３００℃の条件でＭｏＦ６とＨ２（ＭｏＦ６分圧７
＝ ｉ１５ （モ／ｌ／比））ノ混合ガス雰囲気中で約
３０分間熱処理し、第１図（Ｃ）に示すように、不純物
を含まないＳ１膜をＭＯに置換する。このようにして、
Ｓｉ基板１上のゲート酸化膜３上に高濃度にＰをドープ
した多結晶Ｓｉ膜４とＭ。
膜６の二層構造のゲート電極を形成した。
第２図にＡｓ、ＰおよびＢをイオン注入した後熱処理（
３００℃、２０分）を行なったＳｉ基板上へ、Ｍｏ膜の
堆積を行なったときの、Ｍｏ堆積量とドーズ量の関係を
示す。図から明らかなように、Ｍｏ堆積量はドーズ量の
増加に伴い減少し、ＡｓおよびＰドーズ量が６Ｘ］０１
５ｃｍ ２以」二ではＭＯの堆積は観察されない。この
結果から、多結晶Ｓｉ膜上へのＭｏ膜の堆積速度は、多
結晶シリコンの製作条件により多少異なるが、高濃度に
不純物をドープすればやはりＭＯの堆積は観察されない
ことが容易にわかるしたがって上記二層の多結晶Ｓ１膜
では、下層のＳｉ膜（第１の８１膜）は高濃度にＰがド
ープされていするためＭＯとの置換速度は極めて遅く、
上層のＳｉ膜（第２の８１膜）のみＭＯに置換され、高
濃度に不純物をドープしたＳｉ膜とＭｏ膜の二層膜をゲ
ー・上電極として形成することができる。
３００℃、２０分）を行なったＳｉ基板上へ、Ｍｏ膜の
堆積を行なったときの、Ｍｏ堆積量とドーズ量の関係を
示す。図から明らかなように、Ｍｏ堆積量はドーズ量の
増加に伴い減少し、ＡｓおよびＰドーズ量が６Ｘ］０１
５ｃｍ ２以」二ではＭＯの堆積は観察されない。この
結果から、多結晶Ｓｉ膜上へのＭｏ膜の堆積速度は、多
結晶シリコンの製作条件により多少異なるが、高濃度に
不純物をドープすればやはりＭＯの堆積は観察されない
ことが容易にわかるしたがって上記二層の多結晶Ｓ１膜
では、下層のＳｉ膜（第１の８１膜）は高濃度にＰがド
ープされていするためＭＯとの置換速度は極めて遅く、
上層のＳｉ膜（第２の８１膜）のみＭＯに置換され、高
濃度に不純物をドープしたＳｉ膜とＭｏ膜の二層膜をゲ
ー・上電極として形成することができる。
第３図に本発明の方法により、温度３００℃、ＭｏＦ６
分圧７．５ＸｌＯ”ａｔｍ、 Ｈ２分圧３．７ Ｘ １
０ ’ ａｔｍの条件で８１基板上に堆積したＭｏ膜中
の膜厚方向のＳｉ濃度の分布をＳＩＭＳ （５ｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ ＳｐｅｃｔｒｏｍｅＬｒ
ｙ ）法により分析した結果を示す。本発明の方法は、
拡散により、Ｍｏ膜の表面に達したＳｌとＭｏＦ６との
反応を利用したものであるため、この図に示すように、
Ｍｏ膜中にＳｉが含まれていることかわかる。
分圧７．５ＸｌＯ”ａｔｍ、 Ｈ２分圧３．７ Ｘ １
０ ’ ａｔｍの条件で８１基板上に堆積したＭｏ膜中
の膜厚方向のＳｉ濃度の分布をＳＩＭＳ （５ｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ ＳｐｅｃｔｒｏｍｅＬｒ
ｙ ）法により分析した結果を示す。本発明の方法は、
拡散により、Ｍｏ膜の表面に達したＳｌとＭｏＦ６との
反応を利用したものであるため、この図に示すように、
Ｍｏ膜中にＳｉが含まれていることかわかる。
なお、本発明において、第１のＳｉ膜と第２のＳｉ膜を
形成する方法は何ら規制するものではない。
形成する方法は何ら規制するものではない。
例えば、第１の８１膜を形成する方法として、蒸着法で
不純物を含まないＳｉ膜を形成し、その後、不純物をイ
オン注入してもよい。
不純物を含まないＳｉ膜を形成し、その後、不純物をイ
オン注入してもよい。
以」二説明したように、下層が高濃度に不純物をドープ
したＳｉ、上層がＭｏの二層膜をゲート電極１として形
成できるから、界面特性は良好であり、配線抵抗も低（
、半導体装置の高速度動作に適している。また、本発明
ではＣＶＤ法により形成した多結晶Ｓｉを高融点金属の
ハロゲン化物中で熱処理し、Ｓｉを高融点金属に置換す
るものであるから形成された高融点金属の純度は良好で
あり、また段差の被覆形状が良好で断線等の問題も生−
じない。
したＳｉ、上層がＭｏの二層膜をゲート電極１として形
成できるから、界面特性は良好であり、配線抵抗も低（
、半導体装置の高速度動作に適している。また、本発明
ではＣＶＤ法により形成した多結晶Ｓｉを高融点金属の
ハロゲン化物中で熱処理し、Ｓｉを高融点金属に置換す
るものであるから形成された高融点金属の純度は良好で
あり、また段差の被覆形状が良好で断線等の問題も生−
じない。
さらに、ＣＶＤ法による多結晶Ｓｉ膜の形成においては
、膜厚の制御は容易であり、かつ高濃度に不純物をドー
プしたＳｌとＭＯとの置換速度は、不純物をドープしな
いＳｌとＭＯとの置換速度に比べ、２桁以上低いため、
上層の高融点金属膜の膜厚の制御は容易である。このよ
うに本発明の効果は顕著である。
、膜厚の制御は容易であり、かつ高濃度に不純物をドー
プしたＳｌとＭＯとの置換速度は、不純物をドープしな
いＳｌとＭＯとの置換速度に比べ、２桁以上低いため、
上層の高融点金属膜の膜厚の制御は容易である。このよ
うに本発明の効果は顕著である。
第１図は本発明による一実施例であるＭＯＳＦＥＴのゲ
ート電極の形成工程の概要を示す断面図、第２図はＡｓ
、ＰおよびＢのドーズ量とＭＯの堆積量の関係を示すグ
ラフ、第３図は８１基板上に堆積したＭＯ模膜中膜厚方
向の８１およびＭＯ濃度分布を示すグラフである。 １・・・Ｓｉ基板 ２・・フィールド酸化膜３・・・ゲ
ート酸化膜 ４・・Ｐドープ多結晶Ｓｉ膜（第１のＳｉ膜）５・・・
ノンドープ多結晶Ｓｉ膜（第２の８１膜）６・・・ＭＯ
膜 特許出願人 日本電信電話公社 代理人弁理士 中利純之助
ート電極の形成工程の概要を示す断面図、第２図はＡｓ
、ＰおよびＢのドーズ量とＭＯの堆積量の関係を示すグ
ラフ、第３図は８１基板上に堆積したＭＯ模膜中膜厚方
向の８１およびＭＯ濃度分布を示すグラフである。 １・・・Ｓｉ基板 ２・・フィールド酸化膜３・・・ゲ
ート酸化膜 ４・・Ｐドープ多結晶Ｓｉ膜（第１のＳｉ膜）５・・・
ノンドープ多結晶Ｓｉ膜（第２の８１膜）６・・・ＭＯ
膜 特許出願人 日本電信電話公社 代理人弁理士 中利純之助
Claims (1)
- 高濃度に不純物を含む第１の８１膜とその上に形成した
不純物を含まないか、もしくは不純物濃度が」−記第１
のＳｉ膜の不純物濃度より低い第２の８１膜を有する基
板を、高融点金属のハロゲン化物雰囲気中で熱処理する
ことにより、上記第２のＳ】膜のみ高融点金属に置換す
る工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22067183A JPS60113928A (ja) | 1983-11-25 | 1983-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22067183A JPS60113928A (ja) | 1983-11-25 | 1983-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113928A true JPS60113928A (ja) | 1985-06-20 |
| JPH0436455B2 JPH0436455B2 (ja) | 1992-06-16 |
Family
ID=16754629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22067183A Granted JPS60113928A (ja) | 1983-11-25 | 1983-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2338594A (en) * | 1998-06-16 | 1999-12-22 | Samsung Electronics Co Ltd | A method of forming a selective metal layer |
| US6372598B2 (en) | 1998-06-16 | 2002-04-16 | Samsung Electronics Co., Ltd. | Method of forming selective metal layer and method of forming capacitor and filling contact hole using the same |
-
1983
- 1983-11-25 JP JP22067183A patent/JPS60113928A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2338594A (en) * | 1998-06-16 | 1999-12-22 | Samsung Electronics Co Ltd | A method of forming a selective metal layer |
| US6372598B2 (en) | 1998-06-16 | 2002-04-16 | Samsung Electronics Co., Ltd. | Method of forming selective metal layer and method of forming capacitor and filling contact hole using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436455B2 (ja) | 1992-06-16 |
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