JPS60113528A - 分周器 - Google Patents
分周器Info
- Publication number
- JPS60113528A JPS60113528A JP22092483A JP22092483A JPS60113528A JP S60113528 A JPS60113528 A JP S60113528A JP 22092483 A JP22092483 A JP 22092483A JP 22092483 A JP22092483 A JP 22092483A JP S60113528 A JPS60113528 A JP S60113528A
- Authority
- JP
- Japan
- Prior art keywords
- ntr
- ptr
- state
- clock
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はセット付２分の１ダイナミック分周器の回路構
成に関する。
成に関する。
ダイナミック分周器は、構成素子数がスタティゾク分局
器の約半数ですみ、動作速度も速いため高周波数の分周
に多用されている。特に時計用集積回路においては、ク
ロック信号が１相でよいため、低消費雷、流を狙う用途
には多用されている。
器の約半数ですみ、動作速度も速いため高周波数の分周
に多用されている。特に時計用集積回路においては、ク
ロック信号が１相でよいため、低消費雷、流を狙う用途
には多用されている。
一方、論理的に周波数調整を行なう論理緩急の技術があ
るが、そのためには一般にＳｅｔ 、 Ｒｅ５ｅｔ 付
の分周器が必要である。しかし従来のＳｅｔ付ダイナミ
ソク分周器は、クロック信号や内部状態のいかんにかか
わらずｇｅｔＲｈ作可節とするため、その構成素子数が
多いという欠点を有していた。しかし論理緩急動作をさ
せる場合は、特定のタイミングでのみＥＥｅｔＳｅｔ動
作虹れ２・イよいので、従来のＳｅｔ付ダイナミック分
周器の使用は有効的ではないＯ 〔目的〕 本発明はこのような問題点を解決するもので、その目的
とするところは、論理緩急動作のように特定のタイミン
グでのみＳｅｔ動作を行なうことが回部で構成素子数が
少ない２分の１ダイナミック分周器を提供することにあ
る。
るが、そのためには一般にＳｅｔ 、 Ｒｅ５ｅｔ 付
の分周器が必要である。しかし従来のＳｅｔ付ダイナミ
ソク分周器は、クロック信号や内部状態のいかんにかか
わらずｇｅｔＲｈ作可節とするため、その構成素子数が
多いという欠点を有していた。しかし論理緩急動作をさ
せる場合は、特定のタイミングでのみＥＥｅｔＳｅｔ動
作虹れ２・イよいので、従来のＳｅｔ付ダイナミック分
周器の使用は有効的ではないＯ 〔目的〕 本発明はこのような問題点を解決するもので、その目的
とするところは、論理緩急動作のように特定のタイミン
グでのみＳｅｔ動作を行なうことが回部で構成素子数が
少ない２分の１ダイナミック分周器を提供することにあ
る。
本発明のダイナミック分局器は従来の２分の１ダイナミ
ック分周器にＰチャンネルトランジスタとＮチャンネル
トラ２９７２６１個とインバーター１個を追加すること
により、ダイナミック分周器内部の判定のタイミングで
５ｅｔＩＩＩＩＪ作ができる構成のダイナミック分局器
を実現できることｆ特徴とする。
ック分周器にＰチャンネルトランジスタとＮチャンネル
トラ２９７２６１個とインバーター１個を追加すること
により、ダイナミック分周器内部の判定のタイミングで
５ｅｔＩＩＩＩＪ作ができる構成のダイナミック分局器
を実現できることｆ特徴とする。
以下、本発明について図面に従って詳細に説明する。第
１図は本発明のＳｅｔ付２分の１ダイナミック分周器の
回路である。
１図は本発明のＳｅｔ付２分の１ダイナミック分周器の
回路である。
ＰチャンネルＭＣｌ５ＦＩＢＴ （以下ＰＴｒと略す）
１゜２とＮチ＋ ン２ ルＭＯ８ＦＦｉＴ （ＪＪ下Ｎ
ＴＴと略す）３及びＰＴｒ４．５とＮＴＴ６まＡ’ＰＴ
ｒ７，８とＮ Ｔｒ９゜１０がそれぞれ縦続接続され、
ＰＴｒｌと５及びＮＴｒ ３と１０のゲートにはクロッ
ク信号１０１が加わり、ＰＴｒ２のゲートにはＰＴｒ８
とＮＴＴ９の接続点の電位が印加される。またＰ’Ｉ’
ｒ４と７及びＮＴＴ６のゲートはＰＴγ２とＩＪＴｒ５
の接続部に継がれている。さらにＰＴｒ８とＮＴＴ９の
ゲートＨＰＴｒ５とＮＴＴ ６の接続点に接続されてい
る。また互いに逆位相のｓｅｔ信号１０５がゲートに印
加されるＮＴｒ１０３とＰＴｒ１０２のソースｌＬｉ電
源に、ＮＴｒ１０５のドレインＨＰＴγ２とＮＴＴ５の
接続点に継がれており、ＰＴｒ１０２のドレイ′７はＰ
Ｔｒ８とＮＴＴ９の接続点に継がれている。ここでＰＴ
ｒ２のドレイン部を電極ＶＡ１１、ＰＴｒ５のドレイン
部を＠極ＶＢ １２ 、Ｐゴ’ｒ ８のドレイン部を電
極ＶＣｌ５とする。第２図には第１図の回路の動作タイ
ミング図を示す。ここで破ａけ、その電位がダイナミッ
クホールドされていることを示す。Ｓｅｔ信号１０５が
Ｌｏｗの時、トランジスタ１０２と１０３はオフであり
、分周器１９けクロック（Ｓ号１０１を２分の１に分周
する。
１゜２とＮチ＋ ン２ ルＭＯ８ＦＦｉＴ （ＪＪ下Ｎ
ＴＴと略す）３及びＰＴｒ４．５とＮＴＴ６まＡ’ＰＴ
ｒ７，８とＮ Ｔｒ９゜１０がそれぞれ縦続接続され、
ＰＴｒｌと５及びＮＴｒ ３と１０のゲートにはクロッ
ク信号１０１が加わり、ＰＴｒ２のゲートにはＰＴｒ８
とＮＴＴ９の接続点の電位が印加される。またＰ’Ｉ’
ｒ４と７及びＮＴＴ６のゲートはＰＴγ２とＩＪＴｒ５
の接続部に継がれている。さらにＰＴｒ８とＮＴＴ９の
ゲートＨＰＴｒ５とＮＴＴ ６の接続点に接続されてい
る。また互いに逆位相のｓｅｔ信号１０５がゲートに印
加されるＮＴｒ１０３とＰＴｒ１０２のソースｌＬｉ電
源に、ＮＴｒ１０５のドレインＨＰＴγ２とＮＴＴ５の
接続点に継がれており、ＰＴｒ１０２のドレイ′７はＰ
Ｔｒ８とＮＴＴ９の接続点に継がれている。ここでＰＴ
ｒ２のドレイン部を電極ＶＡ１１、ＰＴｒ５のドレイン
部を＠極ＶＢ １２ 、Ｐゴ’ｒ ８のドレイン部を電
極ＶＣｌ５とする。第２図には第１図の回路の動作タイ
ミング図を示す。ここで破ａけ、その電位がダイナミッ
クホールドされていることを示す。Ｓｅｔ信号１０５が
Ｌｏｗの時、トランジスタ１０２と１０３はオフであり
、分周器１９けクロック（Ｓ号１０１を２分の１に分周
する。
今、電極ＶＡ ｉ １の立りりすｔ、ｃ ｈも電極Ｖ１
１の立下りでｇｅｔ （ｆ 号１０５を微分パルヌ的に
Ｈｉｇｈとするとトランジスタ１０２と１０６がオンす
る。するとクロック信号１０１がＬｏｗでちるので、Ｎ
Ｔｒｌｏけオフ状態であり、電極ｖｃけ強制的にＨｌ：
ｇｈ、となる。するとＰＴｒ２がオフし、Ｎ、 Ｉｉｆ
ＶＡ １１は強制的にＬＯＷとなる。よって、ＮＴＴ
６１″ｔオフし、ＰＴ７４がオンするため電体ＶＢけＨ
ｉｇｈとなる、ここで宙伜ＶＢの変化に着目すれば、こ
れはＳｅ’を動作となる。Ｓｅｔ信号１０５をＨｉｇｈ
にイ呆ったままクロック信号１０１を。
１の立下りでｇｅｔ （ｆ 号１０５を微分パルヌ的に
Ｈｉｇｈとするとトランジスタ１０２と１０６がオンす
る。するとクロック信号１０１がＬｏｗでちるので、Ｎ
Ｔｒｌｏけオフ状態であり、電極ｖｃけ強制的にＨｌ：
ｇｈ、となる。するとＰＴｒ２がオフし、Ｎ、 Ｉｉｆ
ＶＡ １１は強制的にＬＯＷとなる。よって、ＮＴＴ
６１″ｔオフし、ＰＴ７４がオンするため電体ＶＢけＨ
ｉｇｈとなる、ここで宙伜ＶＢの変化に着目すれば、こ
れはＳｅ’を動作となる。Ｓｅｔ信号１０５をＨｉｇｈ
にイ呆ったままクロック信号１０１を。
ＬＯｕ）で停電しても、分周器の内部状態は不変である
ため、Ｓｅｔ信号１０５のＨｉｇｈの時間け、クロック
信号の半周期期間以内であれば、確実に５ｅｔ４１１作
を行なう。
ため、Ｓｅｔ信号１０５のＨｉｇｈの時間け、クロック
信号の半周期期間以内であれば、確実に５ｅｔ４１１作
を行なう。
次にＳｅｔ信号１０５をＬＯｗとすれば、再び正常な分
周動作を行なう。
周動作を行なう。
尚、ＰＴｒｌと２のゲート配線を入れ替えても動作に何
ら支障がない。これｌ”ｔＰＴｒ４と５．ＰＴｒ７とＢ
、ＮＴＴ９と１０についても同様である。
ら支障がない。これｌ”ｔＰＴｒ４と５．ＰＴｒ７とＢ
、ＮＴＴ９と１０についても同様である。
貞らに、インバータ１０４ｉ−を単にＳｅｔ信号１０５
の位相を変えているだけであり、要はＰＴ？−’１０２
とＮＴｒ１０３のゲート部に逆位相の信号が加わればよ
いのであって、インバーターに限らない。電極’ｌ／ａ
の立下りでｓｅｔ信号をかけるという制約があるが、′
！？極ＶＢの立下９に同期させてＳｅｔ信号を発生させ
ればよいのであり、構成り容易である。
の位相を変えているだけであり、要はＰＴ？−’１０２
とＮＴｒ１０３のゲート部に逆位相の信号が加わればよ
いのであって、インバーターに限らない。電極’ｌ／ａ
の立下りでｓｅｔ信号をかけるという制約があるが、′
！？極ＶＢの立下９に同期させてＳｅｔ信号を発生させ
ればよいのであり、構成り容易である。
Ｊ：Ｌ ｋ述べたように、本発明によれば２個のトラン
ジスタと１個の反転回路を付加するだけで、論理緩急の
ような特定のタイミングでＳｅｔ動作を行なう回路に最
適なダイナミック分周器を提供することができる。従来
のＳｅｔ付ダイナ＋ ’７り分周器と比較して構成素子
数が少なく従〜てＩＣ化した場合において占有面積が少
なくてすみ、その効果は大きい。十ｋＳｅｔをかけん状
態で〃ロックを停止トしても、内部状９目が変化しない
という効果もあり、動作テスト等で有効に徂１用で４る
という特色を持つ、
ジスタと１個の反転回路を付加するだけで、論理緩急の
ような特定のタイミングでＳｅｔ動作を行なう回路に最
適なダイナミック分周器を提供することができる。従来
のＳｅｔ付ダイナ＋ ’７り分周器と比較して構成素子
数が少なく従〜てＩＣ化した場合において占有面積が少
なくてすみ、その効果は大きい。十ｋＳｅｔをかけん状
態で〃ロックを停止トしても、内部状９目が変化しない
という効果もあり、動作テスト等で有効に徂１用で４る
という特色を持つ、
第１図は本発明の回路図。
第２図は第１図の１０１路の市り作タイミング図。
１２・・・・・・■極ＶＢ
１５・・・・・電源
１９・・・・２分の１ダイナミック分周器以 ヒ
１１３６人 株式会社 諏訪精−［舎
イ（埋入 弁理士 最 Ｊ：ａ
第１２図
第２図
ＶＡ−し−一一一一旧一一一「］−−一−ＶＢ −ｆ”
−−−−−「−ヒーニ ｖｃ −ｆ７−−− −−Ｙ−−−−−／う
−−−−−「−ヒーニ ｖｃ −ｆ７−−− −−Ｙ−−−−−／う
Claims (1)
- 【特許請求の範囲】 第１． 第２のＰチャンネルトランジスタ（Ｐ Ｔｒ
）と第１のＮチャンネルトランジスタ（ＮＴｒ）が、順
に各々ソース、ドレイン端子にかいて縦続接続さり、第
６．第４のＰＴｒと第２のＮＴｒが順に各々ソース、ド
レイン端子において縦続接続され、第５゜第６のＰＴｒ
と第ろ、第４のＮＴｒが順に各々ソース。 ドレイン端子において縦続接続され、第７のＰＴｒのソ
ースが市源端子に＃Ｗｔされ、ドレインは前記第６のＰ
Ｔｒのドレインに接続され、第５のＮＴｒのソーヌ、ド
レイン端子がそれぞれ電酋と前記第２のＰＴｒと第１の
ＮＴｒの接続点に接続され、前記第１、第４のＰＴｒと
第１．第４のｋＮＴｒのゲートにはクロック信号が印加
され、前記第２のＰＴｒのゲー）ｉ−を前記第６のＦＴ
？”のドレインと接続され、前記第６．第５のＰＴｒと
第２のＮＴｒのゲートは第２のＰＴｒのドレインと接続
さり、前記第６のＰＴｒと第３のＮ宴のゲー）ｉ−を第
４のＰＴｒのドレインと接続され、前記第７のＰＴｒと
第６のＮＴｒのゲートにはそれぞれ逆位相の外部制御信
号が印加されていることを特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22092483A JPS60113528A (ja) | 1983-11-24 | 1983-11-24 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22092483A JPS60113528A (ja) | 1983-11-24 | 1983-11-24 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113528A true JPS60113528A (ja) | 1985-06-20 |
| JPH0512888B2 JPH0512888B2 (ja) | 1993-02-19 |
Family
ID=16758680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22092483A Granted JPS60113528A (ja) | 1983-11-24 | 1983-11-24 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012497A (en) * | 1990-01-25 | 1991-04-30 | David Sarnoff Research Center, Inc. | High speed frequency divider circuit |
-
1983
- 1983-11-24 JP JP22092483A patent/JPS60113528A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012497A (en) * | 1990-01-25 | 1991-04-30 | David Sarnoff Research Center, Inc. | High speed frequency divider circuit |
| WO1991011860A1 (en) * | 1990-01-25 | 1991-08-08 | David Sarnoff Research Center, Inc. | High speed frequency divider circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512888B2 (ja) | 1993-02-19 |
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