JPS60111125U - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】

第１図は本考案の遅延回路の一実施構成を示す′図、第
２図は本考案の遅延回路の動作を説明するための要部の
波形図、第３図は第１図の部分抽出図、第４図は電源電
圧変動と遅延時間の関係を説明するための図、第５図は
Ｅ／ＤＭＯ３型トランジスタを用いて構成した従来のイ
ンバータ回路を示す図、第６図は同インバータ回路の動
作を説明す・るための波形を示す図、第７図は第５図で
示す回路の遅延時間が電源電圧によって変化することを
説明するための図である。 １・・・・・・負荷ＭＯＳトランジスタ、３・・・・・
・スイッチ、４・・・・・・充電抵抗、５・・・・・・
コンデンサ、６・・・・・パ出力端子、７・・・−・・
電源端子、８，９・・・・・・インバータＭＯＳトラン
ジスタ、１０・・・・・・電圧分割用トランジスタ。 第３図 ｖＤＤ 十 第５図 雰■−＝　ニ ーー署　　−− −Ｉ−Ｔ、を興

Claims (1)

1. 【実用新案登録請求の範囲】 ソニスが接地された第１のＭＯ３型トランジスタのドレ
   インと、ドレインが負荷抵抗素子を介して電源に接続さ
   れた第２のＭＯ３型トランジスタのソースおよび前記第
   １および第２のＭＯ３型トランジスタのゲートをそれぞ
   れ共通接続し、同ゲート共通接続点を、電源と接地点と
   の間に直列に接続された固定抵抗とコンデンサとからな
   る充電回路の前記コンデンサの一端に接続し、さらに、
   前記コンデンサと並列にスイッチ素子を接続するととも
   に、ドレインが電源に接続された第３のＭＯ８型トラン
   ジスタのゲートを前記第２のトランジスタのドレインと
   前記負荷抵抗素子との共通接続点に、ソースを前記第１
   および第２のＭＯ３型トランジスタのドレインとソース
   との共通接続点にそれぞれ接続し、さらに、前記第１お
   よび第βのＭＯ３型トランジスタの製造条件と寸法で決
   定される定数β１およびβ３　（β＝ＫＷ／ｊここでＫ
   は製造条件で定まる定数、Ｗは有効チャンネル幅、Ｌは
   有効ソースドレイン間隔）を、遅延時間Ｔｄ、充電回路
   の充電時定数をＴとして、（１−ｅ−Ｔ）＝（１＋、／
   ｉ） の関係が成立する値に選定してなり、・前記スイッチ素
   子の開閉により入力されるパルス入力を遅延させ、前記
   第２のＭＯ５型トランジスタのドレイ−ン遅延パルスを
   発生させることを特徴とする遅延回路。