JPS60110169A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特にソース領域
あるいはドレイン領域のいずれか一方にのみチャネル領
域近傍に低濃度領域が形成されたＭＯ８半導体装置の製
造方法に係る。

〔発明の技術的背景とその問題点〕

近年、ＭＯＳ半導体装置の微細加工技術の進歩は著しく
、特にスイッチングスピードの改善という観点からチャ
ネル長の短縮化が図られ、高集積化が推し進められてい
る。

しかしながら、チャネル長が短かくなるにつれ、ソース
、シソイン間に印加される電圧が低い場合でもチャネル
領域で電界集中が起こり、素子特性の点で種々の問題が
発生している。

例えば、情報の再書換え可能な読出し専用半導体メモリ
（ｇＰＲＯＭ、Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａ
ｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）のメモリ
セルとしては、従来、第１図に示すような構造のものが
知られている。すなわち、図中１は例えばｐ型シリコン
基板であシ、この基板１表面にはフィールド酸化膜２が
形成されている。このフィールド酸化膜２によって囲ま
れた基板１の素子領域表面には互いに電気的に分離して
♂型ソース、ドレイン領域３，４が形成されている。ま
た、ソースドレイン領域３，４間のチャネル領域上には
第１のダート酸化膜５を介してフローティングゲート電
極６が、更にこのフローティングゲート電極６上には第
２のダート酸化膜７を介してコントロールゲート電極８
が形成されている。更に、全面には層間絶縁膜９が堆積
されており、この層間絶縁膜９上にはそれぞれコンタク
トホールを介して前記ソース領域３と接続するソース電
極１ｏ及び前記ドレイン領域４と接続するドレイン電極
１ノが形成されている。

こうした構成のメモリセルにおいて、情報の書込みはド
レイン電極１１及びコントロールゲート電極８に例えば
＋２０Ｖ以上の高電圧を印加し、チャネル領域を流れる
電子によりドレイン領域４の近傍でアバランシェ現象を
起こさせ、一部の電子を第１のダート酸化膜５を通して
フローティングゲート電極６に注入してトラップさせる
ことによシ行なう。また、情報の読出しはドレイン電極
１１及びコントロールゲート電極８に例えば＋５ｖ程度
の電圧を印加し、書込みが行なわれているか否かによる
しきい値電圧の変化に伴うトランジスタのオンあるいは
オフによシ判断する。

ところが、チャネル長が短くなると読み出し時に比較的
低いドレイン電圧（＋５ｖ程度）を印加した場合でもチ
ャネル領域に電界集中が起とシ、電子は充分加速され、
アバランシェ現象を起こし得るようになる。このため、
本来情報が書込まれていないメモリセルのフローティン
グｒ−）電極６にも電子がトラップされて情報が書込ま
れたと同様な状態（情報の誤書込み）が発生する。

また、従来のＭＯＳ　）ランソスタは第２図に示すよう
な構造を有している。すなわち、図中２１は例えばｐ型
シリコン基板であり、この基板２１表面にはフィールド
酸化膜２２が形成されている。このフィールド酸化膜２
２によって囲まれた基板２１の素子領域表面には互いに
電気的に分離して♂型ソース、ドレイン領域２３゜２４
が形成されてｂる二また、ソース、ドレイン領域２３．
２４間のチャネル領域上にはゲート酸化膜２５を介して
ケ９−ト電極２６が形成されている。更に、全面には層
間絶縁膜２７が堆積されておシ、この層間絶縁膜２７上
にはそれぞれコンタクトホールを介して前記ソース領域
２３と接続するソース電極２８及び前記ドレイン領域２
４と接続するドレイン電極２９が形成されている。

こうした構造の従来のＭＯＳトランソスタにおいても、
チャネル長が短くなると、比較的低いドレイン電圧を印
加した場合でもドレイン領域２４近傍のチャネル領域に
おける電界集中によりアバランシェ現象が起こり易くな
る。この結果、ダート配化膜２５に電子がトラップされ
てしきい値電圧が変動する等素子特性の点で問題が生じ
る。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであシ、ソース
、ドレイン領域となる領域のいずれか一方にのみ低濃度
領域を設けることによシ、チャネル長の短縮に伴うチャ
ネル領域における電界集中を緩和させ素子特性の劣化を
防止できる高性能かつ高集積度の半導体装置を製造し得
る方法を提供しようとするものである＠〔発明の概要〕 本発明の半導体装置の製造方法は、第１導電型の半導体
基板上にダート絶縁膜を介して少なくとも一層のダート
電極を形成し、ス・母ツタ法によシ斜め方向から被膜を
堆積して異方性エツチングを用いてエツチングすること
によりダート電極の一側壁に被膜を残存させ、更に被膜
の残存した状態で第２導電型不純物の高ドーズイオン注
入を、被膜の存在しない状態で第２導電型不純物の低ド
ーズイオン注入をそれぞれ行なった後、熱処理によシソ
ース、ドレイン領域となる領域のいずれか一方にのみチ
ャネル領域近傍に低濃度拡散層が設けられた半導体装置
を製造するものである。

こうした方法によれば、ダート電極の一側壁に被膜を残
存させるのにマスク合わせ等の煩雑な工程を追加する必
要がないので、簡便な工程”ｔ’ソース、１Ｆレイン領
域となる領域のいずれか一方にのみチャネル領域近傍に
低濃度拡散層が設けられた半導体装置を製造することが
できる。

このような半導体装置ではチャネル領域における電界集
中を有効に防止することができるので、例えばＥＰＲＯ
Ｍセルにおける誤書込みやＭＯＳ　）ランゾスタにおけ
るしきい値電圧の変動等の素子特性の劣化を防止するこ
とができる・ 〔発明の実施例〕 実施例１ 以下、本発明をＥＰＲＯＭセルの製造に適用した実施例
を第３図（ａ）〜（、）を参照して説明する。

まず、ｐ型シリコン基板３１表面に選択酸化法によりフ
ィールド酸化膜３２を形成する。次に、フィールド酸化
膜３２によって囲まれた基板３１の素子領域表面に第１
の熱酸化膜３３を形成した後、全面にフローティングゲ
ート電極となる第１の多結晶シリコン膜３４を堆積し、
その一部を選択的にエツチングする。つづいて、熱酸化
を行ない第１の多結晶シリコン膜３４の表面に第２の熱
酸化膜３５を形成した後、全面にコントロールゲート電
極となる第２の多結晶シリコン膜３６を堆積する（第３
図（＆）図示）。

次いで、第２の多結晶シリコン膜Ｊ６．第２の熱酸化膜
３５．第１の多結晶シリコン膜３４及び第１の熱酸化膜
３３をｊ＠次パターニングすることにより、基板３１上
に第１のダート酸化膜３７を介して７０−テインググー
ト電極３８ヲ、更にフローティングゲート電極３８上に
第２のダート酸化ＥＭｓｓを介してコントロールゲート
電極４０を形成する。つづいて、基板３ノ上に積層され
たコントロールゲート電極４０等をマスクとして鉛直上
方からリン又は砒素を約５Ｘ１０　Ｉｙｎ、程度の低ド
ーズ量でイオン注入する（同図（ｂ）図示）。

次いで、斜め方向からスノぐツタ法にょシ厚さ３０００
　ＸノＣＶＤｆＪｊｌ化膜４ノ（図中破線で図示）を堆
積する。この際、コントロールゲート電極４０等に辿ら
れた領域にはＣＶＤ酸化膜４１は堆積しない。つづいて
、異方性エツチングにょシこのＣＶＤ酸化膜４１をエツ
チングし、コントロールゲート電極４０等の一側壁に残
存ｃＶＤ酸化膜４１′を形成する（同図（ｃ）図示）。

つづいて、基板３ノ上に積層されたコントロールゲート
電極４０等及び残存ＣＶＤ酸化膜４１′をマスクとして
ソース、ドレイン形成のために砒素を３Ｘ１０”ｃｒｎ
’程度の高ドーズ量でイオン注入する（同図（ｄ）図示
）。

次いで、前記残存ＣＶＤ酸化膜４１′を除去した後、熱
処理にょシネ鈍物を活性化し、フローティングダート電
極３８等の一側方の基板３１表面にチャネル領域近傍の
低濃度（ｎ型）拡散層４２＆（不純物濃度的１０”ｏｎ
　３）オこれに隣接する高濃度（ｎ１型）拡散層４２ｂ
’（不純物濃度１０”〜１０２０ｃｍ　５）とからなる
ｎ型領域４２を、スローティングダート電極３８等の他
側方の基板３１表面に高濃度（ｎ＋Ｍ１．）拡散層（不
純物濃度１Ｏ１９〜１ｏ２０ｃｒＩＶ３）からなるｎ＋
Ｗ領域４３をそれぞれ形成する。つづいて、全面に層間
絶縁膜４４を堆積した後、コンタクトホールを開孔する
。つづいて、全面にＡｔ膜を蒸着した後、・クターニン
グして電極４５．４６を形成し、ＥＰＲＯＭセルを製造
する（同図（、）図示）。

第３図（、）図示のＩＣＰＲＯＭセルにおいて　情報の
書込みを行なう場合には一方の一型領域４３をドレイン
領域、他方のｎ型領域４２をソース領域としてそれぞれ
使用する。すなわち、電極４５をドレイン電極、電極４
６をソース電極とし、（ドレイン）電極４５及びコント
ロールダート電極４０に高電圧を印加する。この場合、
チャネル領域における電位はソース領域すなわちｎ型領
域４２の電位と等しいか、もしくは極めて近い値の電位
になる。このため、ソース。

ドレイン間の電界は集中的にドレイン領域すなわち♂型
頭域４３の近傍のチャネル領域で強くなり、この部分で
アバランシェ現象によるホットキャリア（電子、ホール
対）の発生及びフローティングゲート電極３８への電子
の注入が起こシ、情報の書込みが行なわれる。

一方、情報の胱出しを行なう場合には、情報書込み時と
は逆に一方のｎ＋ｍ領域４３をソース領域、他方のｎ型
領域４２をドレイン領域としてそれぞれ使用する。すな
わち、電極４５をソース電極、電極４６をドレイン電極
とし、ソースドレイン間に例えば＋５ｖを印加するとと
もにコントロールゲート電極４θに例えば＋５ｖを印加
してしきい値電圧ｖＴＨの変化に伴うトランゾスタのオ
ン、オフによ多情報が読出される。

このとき、ドレイン領域となるｎｕ領域４２にはチャネ
ル領域近傍に低濃度（ｎ型）拡散層４；’Ｌが設けられ
ているので、ソース、ドレイン間に印加される電圧の一
部をこの領域で受け持つことができる。このためドレイ
ン領域近傍のチャネル領域に集中する電界を著しく弱め
ることができる。

第４図及び第５図（ａ）　、　（ｂ）を参照して更に詳
細に上記実施例及び従来のＦ、ＦＲＯＭセルの読出し時
におけるドレイン領域近傍のチャネル領域での電界を比
較する。

第４図は情報続出し時にドレイン領域付近に発生する空
乏層を示す説明図である。図中斜線を施した領域が上記
実施例のＩｉ：ＦＲＯＭセルで発生する空乏層４７であ
シ、低濃度（ｎ型）拡散層４２＆とチャネル領域との境
界面の両側に延びた状態となる。この際、電界の分布状
態は第５図（、）に示すようになる。

これに対して、低濃度（ｎ型）拡散層４２ｇを設けない
場合（第１図に示す従来のＥＰＲＯＭセルに対応する）
、空乏層は第４図中一点鎖線に示す領域、すなわちチャ
ネル領域側にのみ発生する。これは高濃度（ｎ＋Ｗ）拡
散層４２ｂの濃度が高く、はぼ金属と同じ性質をもった
めである。この際、電界の分布状態は第５図（ｂ）に示
すようになる。

第５図（＆）及び（ｂ）よシ、ソース、ドレイン間の電
位差が同じであれば、電界のピーク値は分布の広い同図
（ａ）の方が同図（ｂ）のものよシ低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
（ｎ型）拡散層４２ｍを設けることによって、ドレイン
領域近傍のチャネル領域に集中する電界を著しく弱める
ことができる。したがって、この領域におけるアバラン
シェ現象によるホットキャリアの発生が抑制され、情報
の誤書込みを防止することができる。

また、情報読出し時に誤書込みの起こるおそれがないた
め、チャネル長を充分に短くすることができ、これによ
って情報書込み時の書込み効率が高められる。したがっ
て、情報書込み時に印加すべきドレイン電圧、コントロ
ールゲート電圧等の書込み電圧の値を従来よシも低減化
することができ、例えば情報書込み時に印加する電圧及
び情報読出し時に印加する電圧をともに＋５ｖ程度とす
ることができる０ 以上説明したように本発明方法では第３図（Ｃ）の工程
で斜め方向からスｉｊ　、ｙり法によｊ５　ＣＶＤ酸化
膜４ノを堆積し、このＣＶＤ酸化膜４１を異方性エツチ
ングを用いてエツチングすることによシコントロールグ
ー）　電極４０　、　フａ　−フインググート電極３８
等の一側壁に残存ＣＶＴ）酸化膜４１′を形成できるこ
とを利用し、同図（ｂ）の工程におけるコントロールゲ
ート電極４０等をマスクとする低ドーズイオン注入と、
同図（ｄ）の工程におけるコントロールゲート電極４０
等及び残存ＣＶＤ酸化膜４１′をマスクとする高ドーズ
イオン注入によシ、写真蝕刻法のようなマスク合わせ等
煩雑な工程を追加することなく、上記のような高性能か
つ高集積度のＥＰＲＯＭセルを製造することができる。

実施例２ 以下、本発明をｎチャネルＭＯＳトランジスタの製造に
適用した実施例を第６図（ａ）〜（ｄ）を参照して説明
する。

まず、ｐ型シリコン基板５１表面に選択酸化法によりフ
ィールド酸化膜５２を形成した後、常法に従い、フィー
ルド酸化膜５２Ｖｃより”Ｃ囲まれた基板５ノの素子領
域上にダート酸化膜５３を介してダート電極５４を形成
する。次に、ダート電極５４をマスクとして例えば砒素
をドーズ量約５×１０１２ＣＩＴＶ２程度の低ドーズ量
でイオン注入する（第６図（、）図示）。

次いで、斜め方向からスパッタ法によシ厚さ３０００Ｘ
１７）ＣＶＤ酸化膜５５（図中破線テ図示）を堆積した
後、異方性エツチングを用いてこのＣＶＤ１２化膜５５
をエツチングし、ゲート電極５４の一側壁に残存ＣＶＤ
酸化膜５５′を形成する（同図（ｂ）図示）。つづいて
、ダート電極５４及び残存ＣＶＤ酸化膜５５′をマスク
としてソース。

ドレイン形成のために砒素を３Ｘ１０　ｃｍ　程度の高
ドーズ量でイオン注入する（同図（Ｃ）図示）。

次いで、前記残存ＣＶＤ酸化膜５５′を除去した後、熱
処理により不純物を活性化し、ダート電極５４の一側方
の基板５１表面にチャネル領域近傍の低濃度（ｎ型）拡
散層５６ａ（不純物濃度的Ｉ　Ｑ”ｃｍ　’）とこれに
隣接する高濃度（ｎ＋助拡散層５６ｂ（不純物濃度１０
１９〜１０２０１２）とからなるｎ型ドレイン領域５６
を、ダート電極５４の他側方の基板５１表面に高濃度（
ｎ＋型）拡散層からなる♂型ソース領域５７をそれぞれ
形成する。つづいて、全面に眉間絶縁膜５８を堆積した
後、コンタクトホールを開孔する。つづいて、全面にＡ
ｔ膜を蒸着した後、パターニングしてソース電極５９及
びドレイン電極６０を形成し、ｎチャネルＭＯ８）ラン
ジスタを製造する（同図（ｄ）図示）。

第６図（ｄ）図示のＭＯＳトランソスタでは、上記実施
例１について第４図及び第５図（ａ）　、　（ｂ）を用
いて説明したのと同様に、ドレイン領域５６のチャネル
領域近傍に低濃度（ｎ型）拡散層５６ａを設けているの
で、ドレイン領域５６近傍のチャネル領域における電界
集中を防止することができ、微細ＭＯ８）ランマスクの
しきい値電圧の変動等の素子特性の劣化を防止すること
ができる。

また、ソース、ドレイン領域を両方ともチャネル領域近
傍の低濃度拡散層とこれに隣接する高濃度拡散層とで構
成したいわゆるＬＤＤ（Ｌｉｇｈｔｌ）ｒＤｏｐｅｄ　
Ｄｒａｉｎ　ａｎｄ　５ｏｕｒｃｅ）構造のＭＯＳ　）
ランマスクではソース領域側の低濃度拡散層が相互コン
ダクタンス（１ｍ）を低下させる原因となるが、第６図
（ｄ）図示のＭＯＳ　）ランマスクではソース領域５７
にはチャネル領域近傍に低濃度拡散層が形成されていな
いので、相互コンダクタンス（ＩＩｍ）の低下を回避す
ることができる。

以上説明したように本発明方法では写真蝕刻法のマスク
合わせ等の煩雑な工程を追加することなく、高性能かつ
高集積度のＭＯＳ　）ランマスクを製造することができ
る＠ なお、上記実施例ｊでは低ドーズイオン注入を第３図（
ｂ）の工程でコントロールケ・−ト電極４０等をパター
ニングした後に行なったが、低ドーズイオン注入は残存
ＣＶＤ酸化膜４１′を除去した後に行なってもよい。同
様に、上記実施例２における低ドーズイオン注入も残存
ＣＶＤ酸化膜５５′を除去した後に行なってもよい。

また、以上の説明ではｎチャネルのＥＰＲＯＭセル及び
ＭＯＳトランノスタについて述べたが、ｐチャネルのも
のでも同様な効果を得ることができる。

〔発明の効果〕

以上詳述した如く本発明の半導体装置の製造方法によれ
ば、チャネル長の短縮化に伴う素子特性の劣化のない高
性能かつ高集積度の半導体装置を製造できるものである
。

【図面の簡単な説明】

第１図は従来のＥＰＲＯＭセルの断面図、第２図は従来
のＭＯＳ　ｌ−ランノスタの断面図、第３図（ａ）〜（
、）は本発明の実施例１におけるＥＰＲＯＭセルの製造
方法を示す断面図、第４図は本発明の実施例１において
製造されるＩＩＦＲＯＭセルの読出し時に発生する空乏
層の説明図、第５図（ａ）及び（ｂ）はそれぞれ本発明
の実施例１及び従来のＥＰＲＯＭセルの電界の分布状態
図、第６図（、）〜（ｄ）は本発明の実施例２における
ＭＯＳ　）ランマスタの製造方法を示す断面図である。 、？　１　、５１・・・ｐ型シリコン基板、３２．５２
・・・フィールド酸化膜、３３・・・第１の熱酸化膜、
３４・・・第１の多結晶シリコン膜、３５・・・第２の
熱酸化膜、３６・・・第２の多結晶シリコン族、３７・
・・第１のゲート酸化膜、３８・・・フローティングダ
ート電極、３９・・・第２のダート酸化膜、４０・・・
コントロールゲート電極、４１・・・ＣＶＤ　酸化膜、
４１′・・・残存ＣＶＤ酸化膜、４２ａ・・・低濃度（
ｎ型）拡散層、４２ｂ・・・高濃度（ｎ＋型）拡散層、
４２・・・ｎ型領域、４３・・・層型領域、４４・・・
層間絶縁膜、４５．４６・・・電極、４７・・・空乏層
、５３・・・ｒ−）酸化膜、５４・・・ダート電極、５
５・・・ＣＶＤ酸化膜、５５′・・・残存ＣＶＤ酸化膜
、５６ａ・・・低濃度（ｎ型）拡散層、５６ｂ・・・高
濃度（ｎ”Ｗ）拡散層、５６・・・ドレイン領域、５２
・・・ソース領域、５８・・・層間絶縁膜、５９・・・
ソース電極、６０・・・ドレイン電極。

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上にｆ−）絶縁膜を介し
   て少なくとも一層のダート電極を形成する工程と、ス・
   ぐツタ法によシ斜め方向から被膜を堆積した後、異方性
   エツチングを用いて該被膜をエツチングすることによシ
   前記ダート電極の一側壁に被膜を残存させる工程と、前
   記ダート電極及び残存した被膜をマスクとして高ドーズ
   量で第２導電型の不純物をイオン注入する工程と、前記
   ダート電極を形成した後、又は残存した被膜を除去した
   後、ダート電極をマスクとして低ドース量で第２導電型
   の不純物をイオン注入する工程と、熱処理により不純物
   を活性化し、前記ダート電極の一側方の基板表面にチャ
   ネル領域近傍の低濃度拡散層とこれに隣接する高濃度拡
   散層とからなる第２導電製領域を、前記ダート電極の他
   側方の基板表面に高濃度拡散層からなる第２導電型領域
   をそれぞれ形成する工程とを具備したことを特徴とする
   半導体装置の製造方法。
2. （２）半導体基板上にゲート絶縁膜を介してｒ−ト電極
   を形成し、ＭＯＳトランノスタを製造することを特徴と
   する特許請求の範囲第１項記載の半導体装置の製造方法
   。
3. （３）半導体基板上に第１のダート絶縁膜を介して第１
   のダート電極を形成し、更に該第１のデート電極上に第
   ２のダート絶縁膜を介して第２のｆ−）電極を形成し、
   ＦＲＯＭセルを製造することを特徴とする特許請求の範
   囲第１項記載の半導体装置の製造方法。