JPS60110150A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60110150A JPS60110150A JP58218262A JP21826283A JPS60110150A JP S60110150 A JPS60110150 A JP S60110150A JP 58218262 A JP58218262 A JP 58218262A JP 21826283 A JP21826283 A JP 21826283A JP S60110150 A JPS60110150 A JP S60110150A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- pin
- led
- recess
- chip capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産猶トの利用分野
本発明ｉｔ、パッケージの外に他の電子部品を搭載する
ことができるようになした半導体装置に関するものであ
る。
ことができるようになした半導体装置に関するものであ
る。
従来例の構成とその問題点
例えば、半導体メモリーのような半導体装置は第１図の
デュアルインライン型パッケージ（以下ＤＩＰと略す）
に塔載されている。しかし、半導体メモリーのうちダイ
ナミック型は、電源端子や基板バイアス端子に取り込ま
れたノイズにより、電気的特性は敏感に影響を受け、と
りわけ電源端子ノイズによるものは深刻であり、この種
の影響を受けて不良となる半導体メモリーは非常に多い
。
デュアルインライン型パッケージ（以下ＤＩＰと略す）
に塔載されている。しかし、半導体メモリーのうちダイ
ナミック型は、電源端子や基板バイアス端子に取り込ま
れたノイズにより、電気的特性は敏感に影響を受け、と
りわけ電源端子ノイズによるものは深刻であり、この種
の影響を受けて不良となる半導体メモリーは非常に多い
。
半導体メモリーの容量が増大するにつれて、この問題を
チップ側で対策することはなかなか困難である。
チップ側で対策することはなかなか困難である。
現状では、この問題に対する対策として、実装後のプリ
ント基板や、モジュール化の際のマザーボードに、パス
コンデンサーを取り付けている。
ント基板や、モジュール化の際のマザーボードに、パス
コンデンサーを取り付けている。
しかし、それも、半導体メモリーから離れた距離にしか
取り付けられないために、コンデンサーから電源端子間
等に、誘導性、リアクタンスが発生したり、また、この
部分には容量性リアクタンスが、他の配線との間に生じ
、他の回路に容量結合による誤動作を生じさせ、半導体
メモリーの正常動作を妨げるという難点があり、その対
策上の苦慮は免かれない。
取り付けられないために、コンデンサーから電源端子間
等に、誘導性、リアクタンスが発生したり、また、この
部分には容量性リアクタンスが、他の配線との間に生じ
、他の回路に容量結合による誤動作を生じさせ、半導体
メモリーの正常動作を妨げるという難点があり、その対
策上の苦慮は免かれない。
発明の目的
本発明は、上述の従来例に見られる問題点を解消するの
に有効で、個々のパッケージに誤動作防止用コンデンサ
ーを実装し、電気的ノイズに対して強い構造を実現し得
る半導体装置を提供するものである。
に有効で、個々のパッケージに誤動作防止用コンデンサ
ーを実装し、電気的ノイズに対して強い構造を実現し得
る半導体装置を提供するものである。
発明の構成
本発明は、要約するに、内部に半導体チップを封有する
パッケージの外囲表面の一部に、外付は用′小子回路要
素の埋設用能な窪み部をそなえた半ｊＨ４体装置であり
、同窪み部に市、子回路要素、例えば、チップコンデン
サを外イ」けして、パッケージの電源リードピンと接地
リードビンとの曲に配線することにより、ノイズ除去に
有効な構成になる。
パッケージの外囲表面の一部に、外付は用′小子回路要
素の埋設用能な窪み部をそなえた半ｊＨ４体装置であり
、同窪み部に市、子回路要素、例えば、チップコンデン
サを外イ」けして、パッケージの電源リードピンと接地
リードビンとの曲に配線することにより、ノイズ除去に
有効な構成になる。
実施例の説明
以下、本発明を図面の実施例を参照にして詳しく述べる
。本発明実施例の１６ピン型プラスチツクＤＩＰの外観
斜視図を、第２図ａに示し、さらにその断面Ａ −Ａ’
とＢ −Ｂ’とをそれぞれ、第２図す、ｃに示す。
。本発明実施例の１６ピン型プラスチツクＤＩＰの外観
斜視図を、第２図ａに示し、さらにその断面Ａ −Ａ’
とＢ −Ｂ’とをそれぞれ、第２図す、ｃに示す。
ＤＩＰ本体１の第８番ビン（Ｖｃｃ）信号端子のリード
を本体１の内部で２方に分岐し、一方は他のアウターリ
ード２と同様の形状でインラインに取出し、もう一方は
、チップコンデンサ３への接続のために第１６番ビンの
接地リードにつながる引出リード４と共に、本体１後方
から分岐リード５として取り出す。なお、第１６番ピン
につながる引出リード４はパッケージ面のガイド溝Ｙ内
に沈めるとよい。そして、これらは本体１の窪み６に搭
載しだチップコンデンサ３の電極部８にはんだ９で接続
する。ここで塔載するチップコンデンサ３の容量は０．
０１μＦ以上を用いると好適である０ 発明の効果 本発明によれば、半導体パッケージ面に一体的に取り付
けだコンデンサにより、電源（Ｍａｃ）に取り込まれる
電気的ノイズを完全に遮へいできる０電子部品（チップ
コンデンサー）が半導体メモリーのすぐ近くで実装でき
、誘導性、容量性、各リアクタンスを極力小さくでき、
したがってこれにより、半導体メモリーの誤動作が防止
できる。
を本体１の内部で２方に分岐し、一方は他のアウターリ
ード２と同様の形状でインラインに取出し、もう一方は
、チップコンデンサ３への接続のために第１６番ビンの
接地リードにつながる引出リード４と共に、本体１後方
から分岐リード５として取り出す。なお、第１６番ピン
につながる引出リード４はパッケージ面のガイド溝Ｙ内
に沈めるとよい。そして、これらは本体１の窪み６に搭
載しだチップコンデンサ３の電極部８にはんだ９で接続
する。ここで塔載するチップコンデンサ３の容量は０．
０１μＦ以上を用いると好適である０ 発明の効果 本発明によれば、半導体パッケージ面に一体的に取り付
けだコンデンサにより、電源（Ｍａｃ）に取り込まれる
電気的ノイズを完全に遮へいできる０電子部品（チップ
コンデンサー）が半導体メモリーのすぐ近くで実装でき
、誘導性、容量性、各リアクタンスを極力小さくでき、
したがってこれにより、半導体メモリーの誤動作が防止
できる。
また、これにより、半導体装置は製造段階で面１ノイズ
性のものが得られ、製造において飛躍的な歩留の向上が
達成できる。
性のものが得られ、製造において飛躍的な歩留の向上が
達成できる。
第１図は従来のＬＩＩＰの外観斜視図、第２図ａｔ；１
、本発明における外観斜視図で、第２［ｙｌｂ、ｃはそ
れぞれ第２図ａのＡ −Ａ／断面、Ｂ−Ｂ’断面の要部
断面図である。 １・・・・・・パッケージ本体、２・・・・・・アウタ
ーリード、３・・・・・・チップコンデンサ、４・・・
・・・引出リード、５・・・・・分岐リード、６・・・
・・・窪み、７・・・・・・リードガイド？ｆ’ｌ’
％ ８・・・・・・チップコンデンサ１（ｊｏ、橙、９
・・・・・・接続Ｑまんだ。 代即人の氏名 井理士 中 尾 敏 男 ほか１名第１
図
、本発明における外観斜視図で、第２［ｙｌｂ、ｃはそ
れぞれ第２図ａのＡ −Ａ／断面、Ｂ−Ｂ’断面の要部
断面図である。 １・・・・・・パッケージ本体、２・・・・・・アウタ
ーリード、３・・・・・・チップコンデンサ、４・・・
・・・引出リード、５・・・・・分岐リード、６・・・
・・・窪み、７・・・・・・リードガイド？ｆ’ｌ’
％ ８・・・・・・チップコンデンサ１（ｊｏ、橙、９
・・・・・・接続Ｑまんだ。 代即人の氏名 井理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）内部に半Ｊｙ体チップを封有するパッケージの外
囲表向の一部に、外付は用電子回路要素の埋設可能な窪
み部をそなえた半導体装置。 - （２）ｉ１゛み部が、その内部に埋設された外付は用型
１′回路ν素の厚みより深く形成された特許請求の範囲
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218262A JPS60110150A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218262A JPS60110150A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60110150A true JPS60110150A (ja) | 1985-06-15 |
Family
ID=16717112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58218262A Pending JPS60110150A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511457U (ja) * | 1991-07-22 | 1993-02-12 | 日本電気株式会社 | 半導体集積回路パツケージ |
-
1983
- 1983-11-18 JP JP58218262A patent/JPS60110150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511457U (ja) * | 1991-07-22 | 1993-02-12 | 日本電気株式会社 | 半導体集積回路パツケージ |
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