JPS60109387A - Automatic gain controller - Google Patents

Automatic gain controller

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JPS60109387A
JPS60109387A JP21654183A JP21654183A JPS60109387A JP S60109387 A JPS60109387 A JP S60109387A JP 21654183 A JP21654183 A JP 21654183A JP 21654183 A JP21654183 A JP 21654183A JP S60109387 A JPS60109387 A JP S60109387A
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JP
Japan
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circuit
output
delay
signal
output signal
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JP21654183A
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Yoshiyuki Yamamoto
義之 山本
Seiichi Hashimoto
清一 橋本
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/44Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/52Automatic gain control
    • H04N5/53Keyed automatic gain control

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Television Receiver Circuits (AREA)

Abstract

PURPOSE:To prevent an abnormally large signal from being supplied to a peak detection circuit by making a reference pulse supplied to an adder smaller than the normal size for a certain period from a front edge of an output of a synchronizing separator circuit. CONSTITUTION:A complex video signal is added to an input terminal 1, taken out on an output terminal 3 through a gain control circuit 2, and supplied to a synchronous distribution circuit 5 and an adder 6 after a voltage of the tip of a synchronizing signal is clamped in a clamp circuit 4. An output of the circuit 5 is supplied to a gate circuit 9 and a monostable multivibrator 10, which outputs about 3mu second pulse triggered at the front edge of an input signal. When an output of the monostable multivibrator 10 is a high level, the circuit 9 outputs it directly, and when the output of the monostable multivibtator 10 is a low level, the circuit 9 will not output it. Therefore the signal whose excess pulse is removed can be obtained as an output of the circuit 9.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、磁気記録再生装置、テレビジョン装置などに
利用される映像信号の自動利得制御装置に関するもので
ある。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an automatic gain control device for video signals used in magnetic recording and reproducing devices, television devices, and the like.

従来例の構成とその問題点 一般に、映像信号の自動利得制御装置は、複合映像信号
の水平帰線消去部分に一定のレベル値のパルスを挿入し
、このパルスと映像信号のうちいずれか大きい方と同期
信号の大きさとの和を検出することによって複合映像信
号の利得を制御している。そして前記水平帰線消去部分
に挿入するパルスは、複合映像信号より同期分離回路に
よって取り出した同期信号を基準にして発生している。
Conventional configuration and its problems In general, an automatic gain control device for a video signal inserts a pulse of a certain level value into the horizontal blanking portion of a composite video signal, and then inserts a pulse of a certain level value into the horizontal blanking portion of a composite video signal, and then selects the larger of this pulse or the video signal. The gain of the composite video signal is controlled by detecting the sum of the magnitude of the synchronization signal and the magnitude of the synchronization signal. The pulses inserted into the horizontal blanking portion are generated based on a synchronization signal extracted from the composite video signal by a synchronization separation circuit.

したがって映像信号に雑音パルスが含捷れる場合など、
同期分離回路が誤動作してその出力に同期信号以外の余
分なパルスが現れて正常なレベル検出が行なわれず、そ
の結果複合映像信号の利得か異常に抑え込まれてしまう
様な不都合があっ/こ。
Therefore, when noise pulses are included in the video signal, etc.
If the synchronization separation circuit malfunctions, extra pulses other than the synchronization signal appear in its output, and normal level detection is not performed, resulting in the inconvenience that the gain of the composite video signal is suppressed abnormally. .

第1図は従来の自動利得制御装置の一例のブロック図を
示すものである。第1図において、入力端子1に複合映
像信号が加えられ、利得制御回路2を通って出力端子3
に取り出されると共にクランプ回路4で同期信号先端の
電位がクランプされた後、同期分離回路5と加算回路6
に供給される。
FIG. 1 shows a block diagram of an example of a conventional automatic gain control device. In FIG. 1, a composite video signal is applied to input terminal 1 and passes through gain control circuit 2 to output terminal 3.
After the potential at the tip of the synchronization signal is clamped by the clamp circuit 4, the synchronization separation circuit 5 and the adder circuit 6
supplied to

同期分離回路5の出力は遅延パルス発生回路7に加えら
れ、同期信号より所定の位相遅れ時間で所定レベル値の
基準パルスを発生させて加算回路6に供給される。加算
回路6では映像信号の水平帰線消去部分に上記基準パル
スが加算され、この出力がピーク検出回路8に供給され
、ピーク値の大きさに応じた例えば直流電圧が利得制御
回路2に供給されて出力端子3に取り出される複合映像
信号のレベルが自動的に制御される。
The output of the synchronization separation circuit 5 is applied to a delay pulse generation circuit 7, which generates a reference pulse of a predetermined level value with a predetermined phase delay time from the synchronization signal, and supplies the generated reference pulse to the addition circuit 6. In the adder circuit 6, the reference pulse is added to the horizontal blanking portion of the video signal, and this output is supplied to the peak detection circuit 8, which supplies, for example, a DC voltage to the gain control circuit 2 according to the magnitude of the peak value. The level of the composite video signal taken out to the output terminal 3 is automatically controlled.

以上の様な構成の自動利得制御装置において、例えば第
2図Aの様に雑音パルスaが含捷れる様な複合映像信号
が入力端子1に供給された場合、同期分離回路6が誤動
作して第2図Bの様に余分なパルスbを含む様な出力信
号が遅延パルス発生回路7に供給される。しだがって遅
延パルス発生回路7の出力にも第2図Cの様に余分なパ
ルスが現われ、加算回路6の出力は第2図りの様になる
In the automatic gain control device configured as described above, if a composite video signal containing a noise pulse a is supplied to the input terminal 1 as shown in FIG. 2A, for example, the synchronization separation circuit 6 may malfunction. An output signal including an extra pulse b as shown in FIG. 2B is supplied to the delayed pulse generation circuit 7. Therefore, an extra pulse appears in the output of the delayed pulse generating circuit 7 as shown in FIG. 2C, and the output of the adder circuit 6 becomes as shown in the second diagram.

第2図りの様な信号がピーク検出回路8に加えられると
、正規の信号レベル■。よりも大きい■1を検出し利得
制御回路2の利得を異常に抑え込んでしまう。一般にピ
ーク検出回路8は放電時定数か充電時定数に比べて大き
く設定されているので一度■1 を検出すると元の状態
に復帰するのに比較的長時間を要し、その間出力端子3
に出ノJされる映像信号のレベルは正規のレベルよりも
小さい状態が続いてしまうものであった。
When a signal as shown in the second diagram is applied to the peak detection circuit 8, the normal signal level ■. 1 is detected, and the gain of the gain control circuit 2 is abnormally suppressed. Generally, the peak detection circuit 8 is set larger than the discharge time constant or charge time constant, so once ■1 is detected, it takes a relatively long time to return to the original state, and during that time the output terminal 3
The level of the video signal outputted during the process continues to be lower than the normal level.

発明の目的 本発明は、上記従来例の欠点を除去するものであり、同
期分離回路6の出力に同期信号以外の余分なパルスが含
まれる様な場合においても、安定した利得制御動作が可
能であるという優れた自動利得制御装置を提供するもの
である。
Purpose of the Invention The present invention eliminates the drawbacks of the conventional example described above, and enables stable gain control operation even when the output of the synchronization separation circuit 6 contains extra pulses other than the synchronization signal. This provides an excellent automatic gain control device.

発明の構成 本発明は、加算回路に供給される基準パルスか、同期分
離回路の出力の前縁から一定期間内d5、正規の大きさ
よりも小さくなるようにあるいはfjL給されないよう
にして、ピーク検出回路に異常に大きい信号が供給され
るのを防止することによって上記目的を実現するもので
ある。
Structure of the Invention The present invention detects the peak by making the reference pulse supplied to the adder circuit or the leading edge of the output of the synchronous separation circuit within a certain period d5, smaller than the normal magnitude, or not being supplied with fjL. The above object is achieved by preventing abnormally large signals from being supplied to the circuit.

実施例の説明 第3図は本発明による自動利得:lil彫11装尚゛の
一実施例のブロック図を示すものである。第3図におい
て、入力端子1に複合映像イ計号か加えられ、利得制御
回路2を通って出力端子3に取り出されると共にクラン
プ回路4で同期信号先端の電位かクランプされた後、同
期分離回路5と加算回路6に供給される。同期分離回路
5の出力dゲート回路9に供給されると共にモノマルチ
10に供給され、モノマルチ10は入力信号の前線でト
リガーされだ所定の幅パルスを出力し、この出力によっ
てゲート回路9を開閉する。ゲート回路9の出力は遅延
パルス発生回路7に供給され、所定の時間だけ遅延され
た所定レベル値の基準パルスを発生させて加算回路6に
供給される。加算回路6では複合映像信号の水平帰線消
去部分に上記基準パルスが加算され、この出力がピーク
検出回路8に供給され、ピーク値に応じた例えば直流電
圧が利得制御回路2に供給されて出力端子3に取り出さ
れる映像信号のレベルが自動的に制御される。
DESCRIPTION OF THE EMBODIMENTS FIG. 3 shows a block diagram of an embodiment of the automatic gain system according to the present invention. In Fig. 3, a composite video signal is applied to the input terminal 1, passed through the gain control circuit 2 and taken out to the output terminal 3, and after the potential at the tip of the synchronization signal is clamped by the clamp circuit 4, the synchronization separation circuit 5 and an adder circuit 6. The output of the synchronization separation circuit 5 is supplied to the d-gate circuit 9 and also to the monomulti 10, which is triggered by the front of the input signal and outputs a predetermined width pulse, which opens and closes the gate circuit 9. do. The output of the gate circuit 9 is supplied to a delayed pulse generation circuit 7, which generates a reference pulse of a predetermined level value delayed by a predetermined time, and is supplied to the adder circuit 6. In the adder circuit 6, the reference pulse is added to the horizontal blanking portion of the composite video signal, and this output is supplied to the peak detection circuit 8. For example, a DC voltage corresponding to the peak value is supplied to the gain control circuit 2 and output. The level of the video signal taken out to the terminal 3 is automatically controlled.

以」二の様な構成の自動利得制御装置において、例えば
第4図Aの様に雑音パルスaが含まれる様な複合映像信
号が入力端子1に供給された場合、同期分離回路5が誤
動作して第4図Bの様に余分なパルスbを含む様な出力
信号がゲート回路9及びモノマルチ10に供給される。
In the automatic gain control device having the configuration as described above, if a composite video signal containing a noise pulse a as shown in FIG. 4A is supplied to the input terminal 1, the synchronization separation circuit 5 may malfunction. Then, as shown in FIG. 4B, an output signal including an extra pulse b is supplied to the gate circuit 9 and the monomulti 10.

モノマルチ10の出力には第4図Eの様に第4図Bに示
した波形の前縁でトリガーされた所定の幅T1のパルス
が得られゲート回路9に供給される。ゲート回路9は、
モノマルチ10の出力がハイレベルのときには入力をそ
のまま出力し、モノマルチ10の出力がローレベルのと
きには出力されない様に動作する。
As shown in FIG. 4E, a pulse with a predetermined width T1 triggered by the leading edge of the waveform shown in FIG. 4B is obtained from the output of the monomulti 10 and is supplied to the gate circuit 9. The gate circuit 9 is
When the output of the monomulti 10 is at a high level, the input is output as is, and when the output of the monomulti 10 is at a low level, the input is not output.

ここで、実際に同期分離回路6の出力に含まれる余分な
パルスbの幅は、大半が1μ♀C以下の比較的狭いパル
スであるから、上記モノマルチ10の出力パルスの幅T
1 を水平同期信号の幅」:り幾分狭くかつ1μ渡より
も広くなる様に、例えば3μ5tICとすれば、ゲート
回路9の出力には、第4図Fの様に余分なパルスが除去
され7j信号が?lられ、遅延パルス発生回路7に供給
されて第4図Gの様に所定の時間T2だけ遅延された所
定レベル値の基準パルスを発生させて加算回路6に供給
される1−1遅延時間T2は水平帰線消去部分のバンク
ポーチの幅より短くなる様に、例えば21を汎程度に設
定する。加算回路6では、複合映像信号の水平帰線消去
部分に第4図Gの様な基準パルスが加算され、その出力
すなわちピーク検波回路8の入力には第保たれる。
Here, since the width of the extra pulse b actually included in the output of the synchronization separation circuit 6 is mostly a relatively narrow pulse of 1 μ♡C or less, the width T of the output pulse of the monomulti 10 is
1 is the width of the horizontal synchronizing signal: for example, 3μ5tIC, so that it is somewhat narrower and wider than 1μ, the extra pulses are removed from the output of the gate circuit 9 as shown in FIG. 4F. 7j signal? 1-1 delay time T2, which is supplied to the delayed pulse generation circuit 7 to generate a reference pulse of a predetermined level value delayed by a predetermined time T2 as shown in FIG. is set to approximately 21, for example, so that it is shorter than the width of the bank pouch in the horizontal blanking portion. In the adder circuit 6, a reference pulse as shown in FIG. 4G is added to the horizontal blanking portion of the composite video signal, and the reference pulse as shown in FIG.

なお上述例においては、同期分離回路5の出力(第4図
B)とモノマルチ10の出力(第4図E)から基準パル
ス(第4図F)を発生させる手段としてゲート回路9を
用いているが、代わりに掛算器を用いても全く同様の効
果が得られる。
In the above example, the gate circuit 9 is used as a means for generating the reference pulse (FIG. 4F) from the output of the synchronization separation circuit 5 (FIG. 4B) and the output of the monomulti 10 (FIG. 4E). However, the same effect can be obtained by using a multiplier instead.

丑だ上述例においては、遅延パルス発生回路7では入力
信号をその1寸所定の時間だけ遅延する様な動作として
いるが、代わりに入力信号の後縁だけを所定の時間だけ
遅延する様にしても全く同様の効果が得られる。
In the above example, the delay pulse generating circuit 7 operates to delay the input signal by a predetermined amount of time, but instead, only the trailing edge of the input signal is delayed by a predetermined amount of time. The same effect can be obtained.

第5図と第6図に他の実施例を示す。第5図および第6
図において第3図と同様のものは同じ番号で示している
Other embodiments are shown in FIGS. 5 and 6. Figures 5 and 6
In the figure, parts similar to those in FIG. 3 are designated by the same numbers.

丑ず第5図において第3図と異なっている部分は、同期
分離回路5の出力を遅延パルス発生回路7に接続し、所
定の遅延時間で所定レベル値の基準パルスを発生させて
ゲート回路9に供給し、同期分離回路5の出力の前縁で
トリガーされた所定の幅のパルスであるモノマルチ10
の出力でゲート回路9を開閉することによって上記基準
パルスに含寸れる比較的幅の狭い余分なパルスを除去し
た後、加算回路に供給するようにしたことのみであり、
第3図に示した例と全く同様の効果がイ4Jられること
は容易に類推できる。
The difference between FIG. 5 and FIG. 3 is that the output of the synchronization separation circuit 5 is connected to a delay pulse generation circuit 7, and a reference pulse of a predetermined level value is generated at a predetermined delay time to generate a gate circuit 9. monomulti 10 which is a pulse of a predetermined width triggered by the leading edge of the output of the sync separator circuit 5.
The only difference is that the relatively narrow extra pulse contained in the reference pulse is removed by opening and closing the gate circuit 9 using the output of the reference pulse, and then the pulse is supplied to the adder circuit.
It can be easily inferred that the same effect as the example shown in FIG. 3 can be obtained.

次に第6図において一1第6図と異なっている部分は、
モノマルチ10を遅延パルス発生回路7の出力の前縁で
トリガーするようにし/こことのみてあり、第5図に示
した例と全く同様の効果すなわち第3図に示した例と全
く同様の効果が得られることは容易に類推できる。
Next, the parts in Figure 6 that are different from Figure 11 are as follows:
The monomulti 10 is triggered by the leading edge of the output of the delayed pulse generating circuit 7, and the effect is exactly the same as the example shown in FIG. 5, that is, the same as the example shown in FIG. 3. It can be easily inferred that the effect can be obtained.

発明の効果 以上のように本発明によれば、比1鮫的簡単な構成で複
合映像信号に含捷れる雑音パルス等によって同期分離回
路5が誤動作し、その出力に同期信号以外の余分なパル
スが発生ずるような場合においても、出力信号が異常に
抑え込丑れる様なことのない安定した利得制御動作が可
能であるという優れた自動利得制御装置を実現できる。
Effects of the Invention As described above, according to the present invention, the synchronization separation circuit 5 malfunctions due to noise pulses included in the composite video signal, and extra pulses other than the synchronization signal are sent to the output with a relatively simple configuration. It is possible to realize an excellent automatic gain control device that can perform stable gain control operations without abnormally suppressing the output signal even in cases where this occurs.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の自動利得制御装置の一例を示すブロック
図、第2図はその動作を説明するだめの波形図、第3図
は本発明による自動利得制御装置の一実施例を示すブロ
ック図、第4図はその動作を説明するだめの波形図、第
6図および第6図は本発明による自動利得制御装置の他
の実施例を示すブロック図である。 1・ −入力端子、2 ・−利得制御回路、3・・出力
端子、4−−−−・クランプ回路、5・・同期分離回路
、6 ・−加算回路、7・・・遅延パルス発生回路、8
・ ・ピーク検波回路、9・−・ゲート回路、10 ・
−モノマルチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名あ 
1 図 第2図 第3riA 第4図 第5図
FIG. 1 is a block diagram showing an example of a conventional automatic gain control device, FIG. 2 is a waveform diagram for explaining its operation, and FIG. 3 is a block diagram showing an example of an automatic gain control device according to the present invention. , FIG. 4 is a waveform diagram for explaining its operation, and FIGS. 6 and 6 are block diagrams showing other embodiments of the automatic gain control device according to the present invention. 1. -input terminal, 2.-gain control circuit, 3..output terminal, 4..clamp circuit, 5..synchronous separation circuit, 6..-addition circuit, 7..delay pulse generation circuit, 8
・ ・Peak detection circuit, 9... Gate circuit, 10 ・
-Mono multi. Name of agent: Patent attorney Toshio Nakao and one other person
1 Figure 2 Figure 3riA Figure 4 Figure 5

Claims (1)

【特許請求の範囲】 1)複合映像信号の利得を制御する利得制御回路と、上
記複合映像信号より同期信号を取り出す同期分離回路と
、第1.第2の遅延時間を有する第1、第2の遅延回路
を有し上記同期分離回路出力信号の輻が上記第1の遅延
時間よりも広いとき上記同期分離回路出力信号の後縁を
第2の遅延時間だけ遅延した基準パルスを発生する遅延
パルス発生回路と、上記利得制御回路出力信号に同期信
号とは逆極性となるように上記基準パルスを混合する混
合回路と、この混合信号の大きさに応じて上記利得制御
回路の利得を制御するピーク検出回路とを具備したこ表
を特徴とする自動利得制御装置。 2)遅延パルス発生回路が、同期分離回路出力信号の前
線から第1の遅延時間だけ出力信号を発生する第1の遅
延回路と、前記第1の遅延回路が出力を発生する期間、
前記同期分離回路出力信号の大きさを正規の大きさより
も小さくしで出力するか、または出力されない様にする
ゲート回路と、前記ゲート回路出力信号の後縁を第2の
遅延時間だけ遅延した基準パルスを発生する第2の遅延
回路とからなる特許請求の範囲第1項に記載の自動利得
制御装置。 3)遅延パルス発生回路が、同期分離回路出力信号の前
縁から第1の遅延時間だけ出力信号を発生する第1の遅
延回路と、前記同期分離回路出力信号の後縁を第2の遅
延時間だけ遅延した信号を発生する第2の遅延回路と、
前記第1の遅延回路か出力を発生する期間、前記第2の
遅延回路出力信号の大きさを正規の大きさよりも小さく
して出力するか、または出力されない様にすることによ
って基準パルスを発生するゲート回路とからなる特許請
求の範囲第1項に記載の自動利得制御装置。 4)遅延パルス発生回路が、同期分離回路出力信号の後
縁を第2の遅延時間だけ遅延した信号を発生する第2の
遅延回路と、前記第2の遅延回路出力信号の前縁から第
1の遅延時間だけ出力信号を発生する第1の遅延回路と
、前記第1の遅延回路が出力を発生する期間、前記第2
の遅延回路出力信号の大きさを正規の大きさよりも小さ
くして出力するか、または出力されない様にすることに
よって基準パルスを発生するゲート回路とからなる特許
請求の範囲第1項に記載の自動利得制御装置。
[Scope of Claims] 1) a gain control circuit that controls the gain of a composite video signal; a sync separation circuit that extracts a synchronization signal from the composite video signal; first and second delay circuits having a second delay time; when the convergence of the sync separation circuit output signal is wider than the first delay time, a delayed pulse generation circuit that generates a reference pulse delayed by a delay time; a mixing circuit that mixes the reference pulse with the gain control circuit output signal so that the polarity is opposite to that of the synchronization signal; An automatic gain control device comprising: a peak detection circuit that controls the gain of the gain control circuit accordingly. 2) a first delay circuit in which the delay pulse generation circuit generates an output signal for a first delay time from the front of the synchronous separation circuit output signal; and a period in which the first delay circuit generates an output;
a gate circuit that makes the magnitude of the synchronous separation circuit output signal smaller than a normal magnitude and outputs it or prevents it from being output; and a reference that delays the trailing edge of the gate circuit output signal by a second delay time. 2. The automatic gain control device according to claim 1, further comprising a second delay circuit that generates a pulse. 3) A delay pulse generation circuit includes a first delay circuit that generates an output signal for a first delay time from the leading edge of the synchronous separation circuit output signal, and a second delay time for the trailing edge of the synchronous separation circuit output signal. a second delay circuit that generates a signal delayed by
During the period in which the first delay circuit generates an output, the second delay circuit output signal is output with a magnitude smaller than a normal magnitude or is not output, thereby generating a reference pulse. The automatic gain control device according to claim 1, comprising a gate circuit. 4) The delay pulse generation circuit includes a second delay circuit that generates a signal obtained by delaying the trailing edge of the output signal of the sync separation circuit by a second delay time; a first delay circuit that generates an output signal for a delay time of
and a gate circuit that generates a reference pulse by making the magnitude of the delay circuit output signal smaller than the normal magnitude and outputting it, or by not outputting it. Gain control device.
JP58216541A 1983-11-17 1983-11-17 Automatic gain control device Expired - Lifetime JPH0757021B2 (en)

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JP58216541A JPH0757021B2 (en) 1983-11-17 1983-11-17 Automatic gain control device

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JPS60109387A true JPS60109387A (en) 1985-06-14
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170177A (en) * 1982-03-30 1983-10-06 Matsushita Electric Ind Co Ltd Automatic gain controller

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170177A (en) * 1982-03-30 1983-10-06 Matsushita Electric Ind Co Ltd Automatic gain controller

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JPH0757021B2 (en) 1995-06-14

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