JPH0757021B2 - Automatic gain control device - Google Patents
Automatic gain control deviceInfo
- Publication number
- JPH0757021B2 JPH0757021B2 JP58216541A JP21654183A JPH0757021B2 JP H0757021 B2 JPH0757021 B2 JP H0757021B2 JP 58216541 A JP58216541 A JP 58216541A JP 21654183 A JP21654183 A JP 21654183A JP H0757021 B2 JPH0757021 B2 JP H0757021B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- output signal
- gain control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/52—Automatic gain control
- H04N5/53—Keyed automatic gain control
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Receiver Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、磁気記録再生装置、テレビジョン装置などに
利用される映像信号の自動利得制御装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal automatic gain control device used in a magnetic recording / reproducing device, a television device or the like.
従来例の構成とその問題点 一般に、映像信号の自動利得制御装置は、複合映像信号
の水平帰線消去部分に一定のレベル値のパルスを挿入
し、このパルスと映像信号のうちいずれか大きい方と同
期信号の大きさとの和を検出することによって複合映像
信号の利得を制御している。そして前記水平帰線消去部
分に挿入するパルスは、複合映像信号より同期分離回路
によって取り出した同期信号を基準にして発生してい
る。したがって映像信号に雑音パルスが含まれる場合な
ど、同期分離回路が誤動作してその出力に同期信号以外
の余分なパルスが現れて正常なレベル検出が行なわれ
ず、その結果複合映像信号の利得が異常に抑え込まれて
しまう様な不都合があった。Conventional configuration and its problems Generally, an automatic gain control device for a video signal inserts a pulse of a certain level value in the horizontal blanking portion of the composite video signal, and the larger of the pulse and the video signal The gain of the composite video signal is controlled by detecting the sum of the signal and the magnitude of the sync signal. The pulse to be inserted into the horizontal blanking portion is generated based on the sync signal extracted from the composite video signal by the sync separation circuit. Therefore, when the video signal contains a noise pulse, the sync separation circuit malfunctions and extra pulses other than the sync signal appear in the output and normal level detection is not performed, resulting in abnormal gain of the composite video signal. There was an inconvenience that it was suppressed.
第1図は従来の自動利得制御装置の一例のブロック図を
示すものである。第1図において、入力端子1に複合映
像信号が加えられ、利得制御回路2を通って出力端子3
に取り出されると共にクランプ回路4で同期信号先端の
電位がクランプされた後、同期分離回路5と加算回路6
に供給される。同期分離回路5の出力は遅延パルス発生
回路7に加えられ、同期信号より所定の位相遅れ時間で
所定レベル値の基準パルスを発生させて加算回路6に供
給される。加算回路6では映像信号の水平帰線消去部分
に上記基準パルスが加算され、この出力がピーク検出回
路8に供給され、ピーク値の大きさに応じた例えば直流
電圧が値録制御回路2に供給されて出力端子3に取り出
される複合映像信号のレベルが自動的に制御される。FIG. 1 is a block diagram showing an example of a conventional automatic gain control device. In FIG. 1, a composite video signal is applied to an input terminal 1 and passes through a gain control circuit 2 to an output terminal 3
And the potential at the tip of the sync signal is clamped by the clamp circuit 4, and then the sync separation circuit 5 and the addition circuit 6
Is supplied to. The output of the sync separation circuit 5 is applied to the delay pulse generation circuit 7, which generates a reference pulse of a predetermined level value at a predetermined phase delay time from the synchronization signal and supplies the reference pulse to the addition circuit 6. In the adder circuit 6, the reference pulse is added to the horizontal blanking portion of the video signal, the output is supplied to the peak detection circuit 8, and for example, a DC voltage according to the magnitude of the peak value is supplied to the value recording control circuit 2. The level of the composite video signal which is output to the output terminal 3 is automatically controlled.
以上の様な構成の自動利得制御装置において、例えば第
2図Aの様に雑音パルスaが含まれる様な複合映像信号
が入力端子1に供給された場合、同期分離回路5が誤動
作して第2図Bの様に余分なパルスbを含む様な出力信
号が遅延パルス発生回路7に供給される。したがって遅
延パルス発生回路7の出力にも第2図Cの様に余分なパ
ルスが現われ、加算回路6の出力は第2図Dの様にな
る。第2図Dの様な信号がピーク検出回路8に加えられ
ると、正規の信号レベルV0よりも大きいV1を検出し利得
制御回路2の利得を異常に抑え込んでしまう。一般にピ
ーク検出回路8は放電時定数が充電時定数に比べて大き
く設定されているので一度V1を検出すると共の状態に復
帰するのに比較的長時間を要し、その間出力端子3に出
力される映像信号のレベルは正規のレベルよりも小さい
状態が続いてしまうものであった。In the automatic gain control device having the above-described configuration, when the composite video signal containing the noise pulse a as shown in FIG. 2A is supplied to the input terminal 1, the sync separation circuit 5 malfunctions and An output signal including an extra pulse b as shown in FIG. 2B is supplied to the delay pulse generation circuit 7. Therefore, an extra pulse appears in the output of the delay pulse generating circuit 7 as shown in FIG. 2C, and the output of the adding circuit 6 becomes as shown in FIG. 2D. When a signal as shown in FIG. 2D is applied to the peak detection circuit 8, V 1 larger than the normal signal level V 0 is detected and the gain of the gain control circuit 2 is suppressed abnormally. Generally, the peak detection circuit 8 has a discharge time constant set to be larger than the charge time constant, and therefore once V 1 is detected, it takes a relatively long time to return to the same state, and the output terminal 3 outputs the voltage during that time. The level of the video signal to be reproduced continues to be smaller than the normal level.
発明の目的 本発明は、上記従来例の欠点を除去するものであり、同
期分離回路5の出力に同期信号以外の余分なパルスが含
まれる様な場合においても、安定した利得制御動作が可
能であるという優れた自動利得制御装置を提供するもの
である。The object of the present invention is to eliminate the above-mentioned drawbacks of the conventional example, and a stable gain control operation is possible even when the output of the sync separation circuit 5 includes an extra pulse other than the sync signal. The present invention provides an excellent automatic gain control device.
発明の構成 本発明は、加算回路に供給される基準パルスが、同期分
離回路の出力の前縁から一定期間内は、正規の大きさよ
りも小さくなるようにあるいは供給されないようにし
て、ピーク検出回路に異常に大きい信号が供給されるの
を防止することによって上記目的を実現するものであ
る。According to the present invention, the reference pulse supplied to the adder circuit is made smaller or smaller than the normal magnitude within a certain period from the leading edge of the output of the sync separation circuit, and the peak detection circuit is not supplied. The above object is realized by preventing the supply of an abnormally large signal.
実施例の説明 第3図は本発明による自動利得制御装置の一実施例のブ
ロック図を示すものである。第3図において、入力端子
1に複合映像信号が加えられ、利得制御回路2を通って
出力端子3に取り出されると共にクランプ回路4で同期
信号先端の電位がクランプされた後、同期分離回路5と
加算回路6に供給される。同期分離回路5の出力はゲー
ト回路9に供給されると共にモノマルチ10に供給され、
モノマルチ10は入力信号の前縁でトリガーされた所定の
幅パルスを出力し、この出力によってゲート回路9を開
閉する。ゲート回路9の出力は遅延パルス発生回路7に
供給され、所定の時間だけ遅延された所定レベル値の基
準パルスを発生させて加算回路6に供給される。加算回
路6では複合映像信号の水平帰線消去部分に上記基準パ
ルスが加算され、この出力がピーク検出回路8に供給さ
れ、ピーク値に応じた例えば直流電圧が利得制御回路2
に供給されて出力端子3に取り出される映像信号のレベ
ルが自動的に制御される。Description of Embodiments FIG. 3 is a block diagram of an embodiment of an automatic gain control device according to the present invention. In FIG. 3, the composite video signal is applied to the input terminal 1, is taken out to the output terminal 3 through the gain control circuit 2, and the clamp circuit 4 clamps the potential at the tip of the sync signal. It is supplied to the adder circuit 6. The output of the sync separation circuit 5 is supplied to the gate circuit 9 and the mono-multi 10,
The mono-multi 10 outputs a pulse having a predetermined width which is triggered by the leading edge of the input signal, and the output causes the gate circuit 9 to be opened and closed. The output of the gate circuit 9 is supplied to the delay pulse generating circuit 7, which generates a reference pulse having a predetermined level value delayed by a predetermined time and is supplied to the adding circuit 6. In the adder circuit 6, the above-mentioned reference pulse is added to the horizontal blanking part of the composite video signal, and this output is supplied to the peak detection circuit 8 and, for example, a DC voltage according to the peak value is gain control circuit 2.
The level of the video signal supplied to and output to the output terminal 3 is automatically controlled.
以上の様な構成の自動利得制御装置において、例えば第
4図Aの様に雑音パルスaが含まれる様な複合映像信号
が入力端子1に供給された場合、同期分離回路5が誤動
作して第4図Bの様に余分なパルスbを含む様な出力信
号がゲート回路9及びモノマルチ10に供給される。モノ
マルチ10の出力には第4図Eの様に第4図Bに示した波
形の前縁でトリガーされた所定の幅T1のパルスが得られ
ゲート回路9に供給される。ゲート回路9は、モノマル
チ10の出力がハイレベルのときには入力をそのまま出力
し、モノマルチ10の出力がローレベルのときには出力さ
れない様に動作する。In the automatic gain control device having the above-described configuration, when the composite video signal containing the noise pulse a as shown in FIG. 4A is supplied to the input terminal 1, the sync separation circuit 5 malfunctions and As shown in FIG. 4B, an output signal including an extra pulse b is supplied to the gate circuit 9 and the monomulti 10. As shown in FIG. 4E, a pulse having a predetermined width T 1 which is triggered at the leading edge of the waveform shown in FIG. 4B is obtained at the output of the monomulti 10 and is supplied to the gate circuit 9. The gate circuit 9 operates so as to output the input as it is when the output of the mono-multi 10 is at the high level and not to output it when the output of the mono-multi 10 is at the low level.
ここで、実際に同期分離回路5の出力に含まれる余分な
パネルbの幅は、大半が1μsec以下の比較的狭いパル
スであるから、上記モノマルチ10の出力パルスの幅T1を
水平同期信号の幅より幾分狭くかつ1μsecよりも広く
なる様に、例えば3μsecとすれば、ゲート回路9の出
力には、第4図Fの様に余分なパルスが除去された信号
が得られ、遅延パルス発生回路7に供給されて第4図G
の様に所定の時間T2だけ遅延された所定レベル値の基準
パルスを発生させて加算回路6に供給される。遅延時間
T2は水平帰線消去部分のバックポーチの幅より短くなる
様に、例えば2μsec程度に設定する。加算回路6で
は、複合映像信号の水平帰線消去部分に第4図Gの様な
基準パルスが加算され、その出力すなわちピーク検波回
路8の入力には第4図Hの様な信号が得られ、正規の信
号レベルV0が検出されるので利得制御回路2の利得は安
定に保たれる。Here, since the width of the extra panel b actually included in the output of the sync separation circuit 5 is a relatively narrow pulse of 1 μsec or less, the width T 1 of the output pulse of the monomulti 10 is set to the horizontal sync signal. If it is set to be slightly narrower than the width of 1 and wider than 1 μsec, for example, 3 μsec, a signal from which an extra pulse is removed is obtained at the output of the gate circuit 9 as shown in FIG. It is supplied to the generating circuit 7 and is shown in FIG.
As described above, a reference pulse having a predetermined level value delayed by a predetermined time T 2 is generated and supplied to the adder circuit 6. Delay time
T 2 is set to, for example, about 2 μsec so that it is shorter than the width of the back porch in the horizontal blanking area. In the adder circuit 6, a reference pulse as shown in FIG. 4G is added to the horizontal blanking part of the composite video signal, and a signal as shown in FIG. 4H is obtained at the output thereof, that is, at the input of the peak detection circuit 8. Since the normal signal level V 0 is detected, the gain of the gain control circuit 2 is kept stable.
なお上述例においては、同期分離回路5の出力(第4図
B)とモノマルチ10の出力(第4図E)から基準パルス
(第4図F)を発生させる手段としてゲート回路9を用
いているが、代わりに掛算器を用いても全く同様の効果
が得られる。In the above example, the gate circuit 9 is used as a means for generating the reference pulse (Fig. 4F) from the output of the sync separation circuit 5 (Fig. 4B) and the output of the monomulti 10 (Fig. 4E). However, the same effect can be obtained by using a multiplier instead.
また上記例においては、遅延パルス発生回路7では入力
信号をそのまま所定の時間だけ遅延する様な動作として
いるが、代わりに入力信号の後縁だけを所定の時間だけ
遅延する様にしても全く同様の効果が得られる。In the above example, the delay pulse generating circuit 7 operates so as to delay the input signal as it is for a predetermined time. The effect of is obtained.
第5図と第6図に他の実施例を示す。第5図および第6
図において第3図と同様のものは同じ番号で示してい
る。Another embodiment is shown in FIGS. 5 and 6. 5 and 6
In the figure, the same parts as those in FIG. 3 are indicated by the same numbers.
まず第5図において第3図と異なっている部分は、同期
分離回路5の出力を遅延パルス発生回路7に接続し、所
定の遅延時間で所定レベル値の基準パルスを発生させて
ゲート回路9に供給し、同期分離回路5の出力の前縁で
トリガーされた所定の幅のパルスであるモノマルチ10の
出力でゲート回路9を開閉することによって上記基準パ
ルスに含まれる比較的幅の狭い余分なパルスを除去した
後、加算回路に供給するようにしたことのみであり、第
3図に示した例と全く同様の効果が得られることは容易
に類推できる。5 is different from FIG. 3 in that the output of the sync separation circuit 5 is connected to the delay pulse generation circuit 7 to generate a reference pulse of a predetermined level value at a predetermined delay time to cause the gate circuit 9 to generate the reference pulse. The relatively narrow extra width contained in the reference pulse is supplied by opening and closing the gate circuit 9 with the output of the monomulti 10, which is a pulse of a predetermined width which is supplied and triggered at the leading edge of the output of the sync separation circuit 5. It can be easily inferred that the same effect as that of the example shown in FIG. 3 can be obtained by only supplying the signal to the adder circuit after removing the pulse.
次に第6図において、第5図と異なっている部分は、モ
ノマルチ10を遅延パルス発生回路7の出力の前縁でトリ
ガーするようにしたことのみであり、第5図に示した例
と全く同様の効果すなわち第3図に示した例と全く同様
の効果が得られることは容易に類推できる。Next, in FIG. 6, the only difference from FIG. 5 is that the mono-multi 10 is triggered at the leading edge of the output of the delay pulse generation circuit 7, which is different from the example shown in FIG. It can be easily analogized that the completely same effect, that is, the completely same effect as the example shown in FIG. 3 is obtained.
発明の効果 以上のように本発明によれば、比較的簡単な構成で複合
映像信号に含まれる雑音パルス等によって同期分離回路
5が誤動作し、その出力に同期信号以外の余分なパルス
が発生するような場合においても、出力信号が異常に抑
え込まれる様なことのない安定した利得制御動作が可能
であるという優れた自動利得制御装置を実現できる。As described above, according to the present invention, the sync separation circuit 5 malfunctions due to noise pulses or the like contained in the composite video signal with a relatively simple structure, and an extra pulse other than the sync signal is generated at the output thereof. Even in such a case, it is possible to realize an excellent automatic gain control device capable of performing a stable gain control operation without the output signal being abnormally suppressed.
第1図は従来の自動利得制御装置の一例を示すブロック
図、第2図はその動作を説明するための波形図、第3図
は本発明による自動利得制御装置の一実施例を示すブロ
ック図、第4図はその動作を説明するための波形図、第
5図および第6図は本発明による自動利得制御装置の他
の実施例を示すブロック図である。 1……入力端子、2……利得制御回路、3……出力端
子、4……クランプ回路、5……同期分離回路、6……
加算回路、7……遅延パルス発生回路、8……ピーク検
波回路、9……ゲート回路、10……モノマルチ。FIG. 1 is a block diagram showing an example of a conventional automatic gain control device, FIG. 2 is a waveform diagram for explaining the operation, and FIG. 3 is a block diagram showing an embodiment of the automatic gain control device according to the present invention. FIG. 4 is a waveform diagram for explaining the operation, and FIGS. 5 and 6 are block diagrams showing another embodiment of the automatic gain control device according to the present invention. 1 ... Input terminal, 2 ... Gain control circuit, 3 ... Output terminal, 4 ... Clamp circuit, 5 ... Sync separation circuit, 6 ...
Adder circuit, 7 ... Delayed pulse generation circuit, 8 ... Peak detection circuit, 9 ... Gate circuit, 10 ... Mono-multi.
Claims (3)
路と、上記複合映像信号より同期信号を取り出す同期分
離回路と、上記同期分離回路出力信号の前縁から第1の
時間までの間だけ出力信号を発生するモノマルチ回路
と、上記モノマルチ回路が出力を発生する期間、上記同
期分離回路出力信号が出力されないようにするゲート回
路と、上記ゲート回路の出力信号の後縁を第2の時間だ
け遅延した基準パルスを発生する遅延パルス発生回路
と、上記利得制御回路出力信号に同期信号とは逆極性と
なるように上記基準パルスを加算する加算回路と、上記
加算回路の出力信号の大きさに応じて上記利得制御回路
の利得を制御するピーク検出回路とを具備したことを特
徴とする自動利得制御装置。1. A gain control circuit for controlling the gain of a composite video signal, a sync separation circuit for extracting a sync signal from the composite video signal, and only from a leading edge of the sync separation circuit output signal to a first time. A mono-multi circuit that generates an output signal, a gate circuit that prevents the sync separation circuit output signal from being output during a period in which the mono-multi circuit generates an output, and a trailing edge of the output signal of the gate circuit is a second circuit. A delay pulse generation circuit for generating a reference pulse delayed by time, an addition circuit for adding the reference pulse to the output signal of the gain control circuit so that the reference signal has a polarity opposite to that of the synchronizing signal, and a magnitude of the output signal of the addition circuit. And a peak detection circuit for controlling the gain of the gain control circuit according to the height.
路と、上記複合映像信号より同期信号を取り出す同期分
離回路と、上記同期分離回路出力信号の前縁から第1の
時間までの間だけ出力信号を発生するモノマルチ回路
と、上記同期分離回路出力信号の後縁を第2の時間だけ
遅延した信号を発生する遅延パルス発生回路と、上記モ
ノマルチ回路が出力を発生する期間、上記遅延パルス発
生回路出力信号が出力されないようにして基準パルスを
発生するゲート回路と、上記利得制御回路出力信号に同
期信号とは逆極性となるように上記基準パルスを加算す
る加算回路と、上記加算回路の出力信号の大きさに応じ
て上記利得制御回路の利得を制御するピーク検出回路と
を具備したことを特徴とする自動利得制御装置。2. A gain control circuit for controlling the gain of a composite video signal, a sync separation circuit for extracting a sync signal from the composite video signal, and only from a leading edge of the sync separation circuit output signal to a first time. A mono-multi circuit for generating an output signal, a delay pulse generation circuit for generating a signal obtained by delaying a trailing edge of the output signal of the sync separation circuit by a second time, and a delay period during which the mono-multi circuit generates an output. A pulse generating circuit, a gate circuit for generating a reference pulse so that the output signal is not output, an adder circuit for adding the reference pulse to the output signal of the gain control circuit so that the reference signal has a polarity opposite to that of the synchronizing signal, and the adder circuit. And a peak detection circuit for controlling the gain of the gain control circuit according to the magnitude of the output signal of the automatic gain control device.
路と、上記複合映像信号より同期信号を取り出す同期分
離回路と、上記同期分離回路出力信号の後縁を第2の時
間だけ遅延した信号を発生する遅延パルス発生回路と、
上記遅延パルス発生回路出力信号の前縁から第1の時間
までの間だけ出力信号を発生するモノマルチ回路と、上
記モノマルチ回路が出力を発生する期間、上記遅延パル
ス発生回路出力信号が出力されないようにして基準パル
スを発生するゲート回路と、上記利得制御回路出力信号
に同期信号とは逆極性となるように上記基準パルスを加
算する加算回路と、上記加算回路の出力信号の大きさに
応じて上記利得制御回路の利得を制御するピーク検出回
路とを具備したことを特徴とする自動利得制御装置。3. A gain control circuit for controlling the gain of a composite video signal, a sync separation circuit for extracting a sync signal from said composite video signal, and a signal obtained by delaying the trailing edge of said sync separation circuit output signal by a second time. A delayed pulse generation circuit for generating
A mono-multi circuit that generates an output signal only from a leading edge of the delay pulse generation circuit output signal to a first time, and a period in which the mono-multi circuit generates an output, the delay pulse generation circuit output signal is not output. A gate circuit for generating a reference pulse in this way, an adder circuit for adding the reference pulse to the output signal of the gain control circuit so that the reference signal has a polarity opposite to that of the synchronizing signal, and a signal depending on the magnitude of the output signal of the adder circuit. And a peak detection circuit for controlling the gain of the gain control circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58216541A JPH0757021B2 (en) | 1983-11-17 | 1983-11-17 | Automatic gain control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58216541A JPH0757021B2 (en) | 1983-11-17 | 1983-11-17 | Automatic gain control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60109387A JPS60109387A (en) | 1985-06-14 |
JPH0757021B2 true JPH0757021B2 (en) | 1995-06-14 |
Family
ID=16690051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58216541A Expired - Lifetime JPH0757021B2 (en) | 1983-11-17 | 1983-11-17 | Automatic gain control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0757021B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58170177A (en) * | 1982-03-30 | 1983-10-06 | Matsushita Electric Ind Co Ltd | Automatic gain controller |
-
1983
- 1983-11-17 JP JP58216541A patent/JPH0757021B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS60109387A (en) | 1985-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0133532B1 (en) | Reference signal producing circuit for phase servo control | |
US8144250B2 (en) | Microcontroller-based multi-format video AGC/sync loop regulator | |
JPH0757021B2 (en) | Automatic gain control device | |
US5260790A (en) | Synchronizing signal separation device | |
JP2524036B2 (en) | VTR software copy protection system | |
JP3092938B2 (en) | Digital synchronization circuit for image display | |
JPS56166686A (en) | Timing axis variation elimination device of video disk reproducer | |
JPH0416994B2 (en) | ||
KR940011875B1 (en) | Horizontal synchronizing signal separation circuit | |
JPS62120172A (en) | Character signal mixing device | |
JPH02309778A (en) | Clock generating circuit | |
KR950011010B1 (en) | Screen trembling prevention apparatus for video casette recoder | |
JPS58215879A (en) | Automatic gain controller | |
KR940004511B1 (en) | Reproduced color signal automatic correcting system | |
JP2979556B2 (en) | No signal detection device | |
JP2855765B2 (en) | Video signal processing circuit | |
JP2596183B2 (en) | Vertical blanking pulse output device | |
JP2697063B2 (en) | Burst gate control circuit | |
JPH048704Y2 (en) | ||
JPS6257378A (en) | Automatic gain controller | |
JPH0644217Y2 (en) | Burst sampling circuit | |
JP3097691B2 (en) | Comb filter device | |
JPS58161476A (en) | Automatic gain control device | |
JP2508819B2 (en) | Video signal circuit | |
JPS59212093A (en) | Generator for time axis error signal of reproduced signal |