JPS6010663A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS6010663A JPS6010663A JP58118905A JP11890583A JPS6010663A JP S6010663 A JPS6010663 A JP S6010663A JP 58118905 A JP58118905 A JP 58118905A JP 11890583 A JP11890583 A JP 11890583A JP S6010663 A JPS6010663 A JP S6010663A
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- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＣＤ電荷転送素子、ＭＯＳ−ダイナミック
ＲＡＭ等の如き半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to semiconductor devices such as CCD charge transfer devices, MOS-dynamic RAMs, and the like.
背景技術とその問題点
ＣＣＤ電荷転送素子においては、ＣＣＤ転送レジスタ部
を通じて転送された信号電荷が一旦フローティング・デ
ィツージョン領域に蓄積され、その後出力ＭＯ３）ラン
ジスタにより読み出される。Background Art and Its Problems In a CCD charge transfer device, signal charges transferred through a CCD transfer register section are once stored in a floating desorption region, and then read out by an output MO3) transistor.
第１図はこのＣＣＤ電荷転送素子の出力部の構成を示す
。図中、（１）は第１導電形例えばＰ形のシリコン半導
体基体、（２）は基体（１）の所定領域に形成されたＣ
ＣＤ転送レジスタ部で、これは基体（１）上にＳ ＋０
２等の絶縁層（３）を介して複数の転送電極（４）を被
着形成して構成される。このＣＣＤ転送レジスタ部（２
）の終端に第２導電形即ちＮ十形のフローティング・デ
ィツージョン領域（５）が形成される。（６）はプリチ
ャージ・ドレイン領域、（７）はリセットパルスφＲが
与えられるゲート電極である。フローティング・ディツ
ージョン領域（５）は、ソース、ドレインとなるＮ十形
領域（８）及び（９）と両領域間上に絶縁Ｎ（３）を介
して設けられたゲート電極００）とから成る出力ＭＯ３
）ランジスタ（ＰＵＴ−１）のゲートに接続される。（
ＰＥＴ−２）は出力ＭＯ３）ランジスタ（Ｆ［！Ｔ−１
）に接続された負荷としてのＭＯＳトランジスタでＮ十
形領域（９１，（１１）と絶縁層（３）上のゲート電極
（１２）で構成される。（１３）は電極ｉ１である。FIG. 1 shows the configuration of the output section of this CCD charge transfer device. In the figure, (1) is a silicon semiconductor substrate of a first conductivity type, for example, P type, and (2) is a silicon semiconductor substrate formed in a predetermined region of the substrate (1).
In the CD transfer register section, this is S +0 on the base (1).
It is constructed by depositing a plurality of transfer electrodes (4) through an insulating layer (3) such as No. 2 or the like. This CCD transfer register section (2
) is formed with a floating desorption region (5) of a second conductivity type, that is, an N+ type. (6) is a precharge/drain region, and (7) is a gate electrode to which a reset pulse φR is applied. The floating desorption region (5) is formed from the N-shaped regions (8) and (9) which become the source and drain, and the gate electrode 00) provided between the two regions via the insulating N (3). Output MO3 consisting of
) is connected to the gate of the transistor (PUT-1). (
PET-2) is the output MO3) transistor (F[!T-1
) is a MOS transistor as a load, and is composed of an N-shaped region (91, (11)) and a gate electrode (12) on an insulating layer (3). (13) is an electrode i1.
ところで、かかる構成の出力部ではフローティング・デ
ィツージョン領域（５）と出力ＭＯ３Ｉ−ランジスク（
ＦＥＴ−１）のゲートとが配線（１４）を介して接続さ
れているために、配線（１４）の浮遊容量分Ｃｓｔだげ
出力電圧Ｖｏｕｔが小さくなってしまう。By the way, in the output section with such a configuration, there is a floating dispersion area (5) and an output MO3I-range disk (
Since the gate of FET-1) is connected via the wiring (14), the output voltage Vout becomes smaller by the stray capacitance Cst of the wiring (14).
今、フローティング・ディツージョン領域（５）におけ
る容量をＣＦＤ ＋ 出力ＭＯ３Ｉ−ランジスク（ＦＥ
Ｔ−１）のゲート容量をＣｇとすると、出力電圧Ｖｏｕ
ｔはＶｏｕｔ ＝Ｑｓｉｇ −Ｇ／ （Ｃｇ＋Ｃｓｔ＋
ＣｐＤ）・・・・・（１）
となる。ここで、Ｑ ５ｉＩＸは信号型４’ｒ＋Ｇは出
力ＭＯ３＋−ランジスタの利得である。通常ばＣｓｔ＞
Ｃｇ＋ＣＦＤとなっており、出力電圧が極めて小さくな
る。Now, the capacitance in the floating dispersion area (5) is calculated by CFD + output MO3I-Ranjisk (FE
If the gate capacitance of T-1) is Cg, the output voltage Vou
t is Vout =Qsig -G/ (Cg+Cst+
CpD)...(1). Here, Q5iIX is the signal type 4'r+G is the gain of the output MO3+- transistor. Normally Cst>
Cg+CFD, and the output voltage becomes extremely small.
一方、同様のことがＭＯＳ−ダイナミックＲＡＭの場合
にも生じる。第２図は従来のダイナミックＲＡＭのユニ
ッＩ・・セルの平面図、第３図はそのＡ−Ａ線−ヒの断
面図、第４図はその等価回路である。図中、（２１）は
例えばＰ形シリコン基体で、その−主面にソース、ドレ
インとなるＮ十形領域（２２）及び（２３）が形成され
、両Ｎ十形領域（２２）及び（２３）間の基体（２１）
上にゲート絶ε３・層（２４）を介して多結晶シリコン
よりなるゲート電極（２５）が被着されてＭＯＳトラン
ジスタ（Ｔｒｌ）が構成される。一方のＮ十形領域（２
２）上には絶縁層（２４）を介して多結晶シリコンより
なる電極（２６）が形成され、ごのＮ十形領域（２２）
と電極（２６）間で情報蓄積用の容量ＣＨが構成される
。（２７）はワード線、（２８）はビット線である。こ
の構成では情報蓄積用の容量ＣＨを構成するＮ十形領域
（２２）が前述のフローティング・ディツージョン領域
に相当し、その容Ｆｉｔ ＣＨが前述のＣＰＤに相当す
る。On the other hand, the same thing occurs in the case of MOS-dynamic RAM. FIG. 2 is a plan view of a unit I cell of a conventional dynamic RAM, FIG. 3 is a sectional view taken along line A--A, and FIG. 4 is an equivalent circuit thereof. In the figure, (21) is, for example, a P-type silicon substrate, on the main surface of which are formed N-type regions (22) and (23), which become sources and drains. ) Substrate (21) between
A gate electrode (25) made of polycrystalline silicon is deposited thereon via a gate insulation layer (24) to form a MOS transistor (Trl). One N-decade region (2
2) An electrode (26) made of polycrystalline silicon is formed on the top via an insulating layer (24), and an N-shaped region (22) is formed on the top.
A capacitor CH for information storage is formed between the electrode (26) and the electrode (26). (27) is a word line, and (28) is a bit line. In this configuration, the N-shaped area (22) constituting the information storage capacity CH corresponds to the above-mentioned floating detour area, and the capacity CH corresponds to the above-mentioned CPD.
とごろで、このようなダイナミックＲＡＭでは、ビット
線（２７）が非常に長く、ビット線の浮遊容１ｃｓｔが
Ｃｓｔ＞＞ＣＨとなるために出力が非常に小さくなる。In such a dynamic RAM, the bit line (27) is very long and the stray capacitance 1cst of the bit line becomes Cst>>CH, so the output becomes very small.
従来は、チャージ・アンプを使用してかかる欠点を回避
しているが、信号が小さいためノイズ等による誤動作が
生じ易い欠点があった。Conventionally, this drawback has been avoided by using a charge amplifier, but since the signal is small, there is a drawback that malfunctions are likely to occur due to noise or the like.
またこの構成では情報を読み出すとＱｓｔｇを外部に取
り出してしまうため、読み出し後、元の状態に戻す動作
が必要である。Furthermore, in this configuration, when information is read, Qstg is taken out to the outside, so an operation is required to restore the original state after reading.
発明の目的
本発明は、上述の点に鑑み、高感度に微小電荷を読み出
すことができるＣ、ＣＤ電荷転送素子、ＭＯＳ−ダイナ
ミックＲＡＭ等の半導体装置を提供するものである。OBJECTS OF THE INVENTION In view of the above-mentioned points, the present invention provides a semiconductor device such as a C or CD charge transfer element, a MOS-dynamic RAM, etc., which can read minute charges with high sensitivity.
発明の概要
本発明は、信号電荷を蓄積する半導体領域上にゲート絶
縁層を介してＭＯ３Ｉ−ランジスタを構成し、半導体領
域をＭＯＳトランジスタのゲートとして用い、高感度に
微小電荷を読み出すようにしたものである。Summary of the Invention The present invention configures a MO3I-transistor on a semiconductor region that stores signal charges via a gate insulating layer, and uses the semiconductor region as a gate of a MOS transistor to read minute charges with high sensitivity. It is.
実施例 以）、本発明の実施例について説明する。Example Hereinafter, embodiments of the present invention will be described.
第５図及び第６図は本発明をＣＯＤ電荷転送素子、特に
その出力部に適用した実施例である。第５し１は概隙的
平面図、第６図はそのＢ−Ｂ線上の断面図であり、第１
図と対応する部分には同一符号を付す。FIGS. 5 and 6 show embodiments in which the present invention is applied to a COD charge transfer device, particularly to an output section thereof. 5th 1 is a rough plan view, FIG. 6 is a sectional view taken along the line BB, and 1st
Parts corresponding to those in the figure are given the same reference numerals.
第５図において、（２）は例えばＰ形のシリコン半導体
基体（１）の所定領域の主面に形成された第１図と同様
の構成をとるＣＣＤ転送レジスタ部、（３１）はチャン
ネルストップ領域を示す。ＣＣＤ転送レジスタ部（２）
の終端には斜線で示すＮ十形のフローティング・ディツ
ージョン領域（５）が形成され、これに接する領域（３
２）には図示せざるも第１図と同しプリチャージ・ドレ
イン領域（６）及びリセットパルスφＲが印加されるゲ
ー）？４極（７）が形成される。In FIG. 5, (2) is, for example, a CCD transfer register section formed on the main surface of a predetermined region of a P-type silicon semiconductor substrate (1) and has a configuration similar to that in FIG. 1, and (31) is a channel stop region. shows. CCD transfer register section (2)
An N-shaped floating detour area (5) shown with diagonal lines is formed at the end of the area, and an area (3
2) also includes a precharge/drain region (6) and a gate to which a reset pulse φR is applied, which are not shown in FIG. Four poles (7) are formed.
本発明においては、第５図及び第６図に示すようにフロ
ーティング・ディツージョン領域（５）の側部に対応す
るＰ形基体主面にチャンネルストップ領域（３１）で区
分される如くゲートとなるＮ十形領域（３３）を形成し
て後、このフローティング・ディツージョン領域（５）
、チャンネルストップ領域（３１）及びＮ十形領域（３
３）を含む所要領域上にゲート絶縁層（３４）を介して
シリコン半導体層（３５）を形成する。この場合、シリ
コン半導体層（３５）はゲート絶縁層（３４）上に多結
晶又は非晶質シリコン層を形成し、これを再結晶化して
得る。In the present invention, as shown in FIGS. 5 and 6, a gate and a channel stop region (31) are formed on the main surface of the P-shaped substrate corresponding to the side of the floating detour region (5). After forming the N-shaped region (33), this floating detour region (5)
, channel stop region (31) and N-shaped region (3
A silicon semiconductor layer (35) is formed on a required region including 3) via a gate insulating layer (34). In this case, the silicon semiconductor layer (35) is obtained by forming a polycrystalline or amorphous silicon layer on the gate insulating layer (34) and recrystallizing this layer.
そして、このシリコン半導体層（３５）のフローティン
グ・ディツージョン領域（５）の直上に対応する部分に
Ｐ形のチャンネル形成部（３６）を形成すると共に、こ
のチャンネル形成部（３６）の両側にソ−ス、ドレイン
となるＮ十形領域（３７）及び（３８）を形成して出力
ＭＯ３）ランジスク（ＦｎＴ−１’）を構成する。この
出力ＭＯ３＋−ランジスタ（ＦＩｉＴ−１）はフローテ
ィング・ディツージョン領域（５）自身をゲートとじて
用いる。さらに、シリコン半導体層（３５）の他部には
Ｐ形チャンネル形成部（３９）及びＮ十形領域（４０）
を形成し、チャンネル形成部（３９）を挾む両側のＮ十
形領域（３８）及び（４０）をソース、ドレインとし、
基体＋１．１側のＮ十形領域（３３）をゲートとした負
荷としてのＭＯＳ）ランジスタ（ＰＵＴ−２）を構成す
る。Then, a P-type channel forming portion (36) is formed in a portion of this silicon semiconductor layer (35) corresponding to directly above the floating desorption region (5), and a P-type channel forming portion (36) is formed on both sides of this channel forming portion (36). N-shaped regions (37) and (38) serving as a source and a drain are formed to constitute an output MO3) transistor (FnT-1'). This output MO3+- transistor (FIiT-1) uses the floating desorption region (5) itself as a gate. Further, in other parts of the silicon semiconductor layer (35), a P-type channel forming portion (39) and an N-type region (40) are formed.
N-shaped regions (38) and (40) on both sides sandwiching the channel forming part (39) are used as a source and a drain,
A MOS (MOS) transistor (PUT-2) as a load is configured with the N-shaped region (33) on the +1.1 side of the base as a gate.
かかる構成によれば、フローティング・ディツージョン
領域（５）上にゲート絶縁Ｘ （３４）を介して出力Ｍ
Ｏ３）ランジスタ（ＦＩｉＴ−１）を形成し、そのゲー
トとしてフローティング・ディツージョン領域（５）を
利用しているので、フローティング・ディツージョン領
域（５）と出力ＭＯ３）ランジスタ（ＦＥＴ−１）のゲ
ート間の配線が省ｍＢされる。従って配線の７！−遊客
量分Ｃｓｔがなくなり、出力電圧Ｖｏｕｔが大きくなる
。即ち高感度に微小電荷の読み出しが可能となる。また
上記配線はインピーダンスが高いのでノイズを拾い易い
が、本例では配線がないためにノイズの影響が小さい。According to this configuration, the output M is placed on the floating detour region (5) via the gate insulation X (34).
Since the O3) transistor (FIiT-1) is formed and the floating detourion region (5) is used as its gate, the floating detourion region (5) and the output MO3) transistor (FET-1) are formed. wiring between gates can be saved in mB. Therefore, wiring 7! -The amount of visitors Cst is eliminated, and the output voltage Vout increases. That is, it becomes possible to read minute charges with high sensitivity. Further, since the above wiring has high impedance, it easily picks up noise, but in this example, since there is no wiring, the influence of noise is small.
第７図乃至第９図は本発明をＭＯＳ−ダイナミックＲＡ
Ｍに適用した場合の実施例である。なお、第７図はダイ
ナミックＲＡＭのユニット・セルの平面図、第８図はそ
のＣ−Ｃ線上の断面図、第９図はその等価回路であり、
第２図乃至第４図に対応する部分には同一符号を付す。7 to 9 show the present invention in MOS-dynamic RA
This is an example when applied to M. 7 is a plan view of the unit cell of the dynamic RAM, FIG. 8 is a sectional view taken along the line CC, and FIG. 9 is its equivalent circuit.
Components corresponding to those in FIGS. 2 to 4 are given the same reference numerals.
本例ではＰ形シリコン基体（２１）の主面にソース、ド
レインとなるＮ十形領域（２２）及び（２３）を形成し
、両Ｎ十形領域（２２）及び（２３）間の基体（１）上
にゲート絶縁層（２４）を介して多結晶シリコンによる
ゲート電極（２５）を形成してＭＯＳトランジスタ（Ｔ
ｒｘ ）を構成し、一方のＮ十形領域（２２）にて情報
蓄積用の容量ＣＨを構成する。このＮ十形領域（２２）
上にはゲート絶縁層（２４）を介してシリコン半導体層
（４１）を形成する。この場合もシリコン半導体層（４
１）は前述と同様にゲート絶縁層（２４）上に多結晶又
は非晶質シリコン１ｄを形成し、これを再結晶化してｉ
ｑる。そして、このシリコン半導体層（旧）のＮ十形領
域（２２）に対応する部分にＰ形チャンネル形成部（４
２）を形成すると共に、その両側にソース、ドレインと
なるＮ十形領域（４３）及び（４４）を形成してＭＯＳ
トランジスタ（Ｔ’ｒ２）を構成する。このＭＯＳトラ
ンジスタ（Ｔｒ２）は信号型６：１が蓄積されるＮ十形
領域（２２）自身をゲートとして用いる。（４５）はチ
ャンネルストップ領域である。そして、等価回路で示す
ように一方のＭｏｓ＋−ランジスク（Ｔｒｚ ）に書込
みビット線（４６）及び書込めワード線（４７）を、他
方のＭＯＳ）ランジスタ（Ｔｒ２）に読出しビット線（
４６”）及び読ｊ１１シワード線（４７’）を夫々接続
する。In this example, N-type regions (22) and (23) that will become the source and drain are formed on the main surface of a P-type silicon substrate (21), and the substrate ( 1) A gate electrode (25) made of polycrystalline silicon is formed on the gate insulating layer (24) to form a MOS transistor (T
rx), and one N-shaped region (22) constitutes a capacitor CH for information storage. This N-decade area (22)
A silicon semiconductor layer (41) is formed thereon with a gate insulating layer (24) interposed therebetween. In this case as well, the silicon semiconductor layer (4
In 1), polycrystalline or amorphous silicon 1d is formed on the gate insulating layer (24) in the same way as described above, and this is recrystallized to form i
qru. Then, a P-type channel forming portion (4
2) and N-type regions (43) and (44) which will become the source and drain are formed on both sides of the MOS.
A transistor (T'r2) is configured. This MOS transistor (Tr2) uses the N-shaped region (22) itself, in which the signal type 6:1 is accumulated, as a gate. (45) is a channel stop area. As shown in the equivalent circuit, a write bit line (46) and a write word line (47) are connected to one MOS+- transistor (Trz), and a read bit line (47) is connected to the other MOS transistor (Tr2).
46'') and the read j11 word line (47') are connected, respectively.
かかる構成のダイナミックＲＡＭでは電流又は電圧出力
として取り出すことができる。そして、浮遊容量Ｃ５ｔ
−０であるために出力が大きくなり、また浮遊容量Ｃｓ
ｔを通じてのとび込みノイズもなくなるので誤動作が少
くなり高速化が可能となる。In a dynamic RAM with such a configuration, the output can be taken out as a current or voltage output. And stray capacitance C5t
-0, the output increases and the stray capacitance Cs
Since there is no noise introduced through t, there are fewer malfunctions and higher speeds are possible.
さらに非破壊読み出しであるからリフレッシュしなくて
よく、高速化につながる。Furthermore, since it is a non-destructive readout, there is no need to refresh, leading to faster speeds.
発明の効果
上述の本発明によれば、信号電荷を蓄積する領域上に絶
縁層を介してＭＯＳ）ランジスタを構成し、上記領域を
ＭＯ３Ｉ−ランジスタのゲートとして用いることにより
、高感度に微小の信号電荷を読み出すことができる。従
って、ＣＣＤ電荷転送素子の出力部１Ｍ０８−ダイナミ
ックＲＡＭ等に適用して好適ならしめるものである。Effects of the Invention According to the present invention described above, a MOS transistor is formed on a region for accumulating signal charges via an insulating layer, and the above region is used as the gate of the MO3I transistor, so that minute signals can be collected with high sensitivity. Charge can be read out. Therefore, it is suitable for application to the output section 1M08 of a CCD charge transfer device - dynamic RAM, etc.
第１図は本発明の説明に供する従来のＣＣＤ電荷転送素
子の出力部の断面図、第２図及び第３図は従来のＭＯＳ
−ダイナミックＲＡＭのユニット・セルの平面図及びそ
’！７）Ａ −Ａ線上の断面図、第４図はその等価回路
図、第５図及び第６図は本発明をＣＣＤ電荷転送素子の
出力部に適用した場合の実施例を示す平面図及びその＋
３−Ｂ線上の断面図、第７図及び第８図は本発明をＭＣ
）Ｓ−ダイナミックＲＡＭに適用した場合の実施例を示
す平面図及びそのＣ−Ｃ線上の断面図、第９図はその等
０
価回路図である。
（１，１は半導体基体、（２）はＣＯＤ転送レジスタ部
、（５）はフローディング・ディフージジン領域、（Ｆ
ＥＴ−１）は出力ＭＯＳトランジスタ、＜ＰＰ、Ｔ−２
）は負荷としてのＭｏ５ｔ−ランジスタ、（３５）は半
導体層である。
１
第７図
第８図
第９図
５ｆ５４凶FIG. 1 is a cross-sectional view of the output section of a conventional CCD charge transfer device used to explain the present invention, and FIGS. 2 and 3 are conventional MOS
- A plan view of the unit cell of dynamic RAM and its! 7) A sectional view taken along the line A-A, FIG. 4 is an equivalent circuit diagram thereof, and FIGS. 5 and 6 are plan views showing an embodiment in which the present invention is applied to the output section of a CCD charge transfer device. +
The cross-sectional view on the line 3-B, FIGS. 7 and 8 illustrate the present invention in MC
) A plan view showing an embodiment when applied to an S-dynamic RAM, a cross-sectional view taken along the line C--C, and FIG. 9 is an equivalent zero-equivalent circuit diagram thereof. (1, 1 is the semiconductor substrate, (2) is the COD transfer register section, (5) is the floating diffuser region, (F
ET-1) is the output MOS transistor, <PP, T-2
) is a Mo5t transistor as a load, and (35) is a semiconductor layer. 1 Figure 7 Figure 8 Figure 9 5f54
Claims (1)
てＭＯＳ）ランジスタが構成され、上記半導体領域が上
記ＭＯＳトランジスタのゲートとして用いられて成る半
導体装置。A semiconductor device, wherein a MOS (MOS) transistor is constructed on a semiconductor region for accumulating signal charges via a gate insulating layer, and the semiconductor region is used as a gate of the MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118905A JPS6010663A (en) | 1983-06-30 | 1983-06-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118905A JPS6010663A (en) | 1983-06-30 | 1983-06-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010663A true JPS6010663A (en) | 1985-01-19 |
| JPH0576770B2 JPH0576770B2 (en) | 1993-10-25 |
Family
ID=14748065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118905A Granted JPS6010663A (en) | 1983-06-30 | 1983-06-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010663A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184789A (en) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | Semiconductor memory cell |
| JPS61227296A (en) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | Semiconductor memory |
| JPS61227294A (en) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | Semiconductor memory |
Citations (2)
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| JPS5683075A (en) * | 1979-12-10 | 1981-07-07 | Nippon Telegr & Teleph Corp <Ntt> | Insulating gate type field-effect transistor circuit device |
| JPS56162875A (en) * | 1980-05-19 | 1981-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
-
1983
- 1983-06-30 JP JP58118905A patent/JPS6010663A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576770B2 (en) | 1993-10-25 |
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