JPH0576770B2 - - Google Patents

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JPH0576770B2
JPH0576770B2 JP58118905A JP11890583A JPH0576770B2 JP H0576770 B2 JPH0576770 B2 JP H0576770B2 JP 58118905 A JP58118905 A JP 58118905A JP 11890583 A JP11890583 A JP 11890583A JP H0576770 B2 JPH0576770 B2 JP H0576770B2
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JP
Japan
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region
mos transistor
floating diffusion
channel
gate
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JP58118905A
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Masaharu Hamazaki
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Sony Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、CCD電荷転送素子に関する。[Detailed description of the invention] Industrial applications The present invention relates to a CCD charge transfer device.

背景技術とその問題点 CCD電荷転送素子においては、CCD転送レジ
スタ部を通じて転送された信号電荷が一旦フロー
テイング・デイフージヨン領域に蓄積され、その
後内力MOSトランジスタにより読み出される。
第１図はこのCCD電荷転送素子の出力部の構成
を示す。図中、１は第１導電形例えばＰ形のシリ
コン半導体基体、２は基体１の所定領域に形成さ
れたCCD転送レジスタ部で、これは基体１上に
SiO2等の絶縁層３を介して複数の導電電極４を
被着形成して構成される。このCCD転送レジス
タ部２の終端に第２導電形即ちN+形のフローテ
イング・デイフージヨン領域５が形成される。６
はプリチヤージ・ドレイン領域、７はリセツトパ
ルスφRが与えられるゲート電極である。フロー
テイング・デイフージヨン領域５は、ソース、ド
レインとなるN+形領域８及び９と両領域間上に
絶縁層３を介して設けられたゲート電極１０とか
ら成る出力用MOSトランジスタFET−１のゲー
トに接続される。FET−２は出力用MOSトラン
ジスタFET−１に接続された負荷用MOSトラン
ジスタでN+形領域９，１１と絶縁層３上のゲー
ト電極１２で構成される。１３は電極部である。BACKGROUND TECHNOLOGY AND PROBLEMS In a CCD charge transfer device, signal charges transferred through a CCD transfer register section are temporarily stored in a floating diffusion region, and then read out by an internal power MOS transistor.
FIG. 1 shows the configuration of the output section of this CCD charge transfer device. In the figure, 1 is a silicon semiconductor substrate of a first conductivity type, for example, P type, and 2 is a CCD transfer register section formed in a predetermined area of the substrate 1;
It is constructed by depositing a plurality of conductive electrodes 4 through an insulating layer 3 such as SiO 2 . A floating diffusion region 5 of a second conductivity type, that is, N + type, is formed at the end of this CCD transfer register section 2 . 6
7 is a precharge/drain region, and 7 is a gate electrode to which a reset pulse φ R is applied. The floating diffusion region 5 is the gate of the output MOS transistor FET-1, which is made up of N + type regions 8 and 9 which become the source and drain, and a gate electrode 10 provided between the two regions with an insulating layer 3 interposed therebetween. connected to. FET-2 is a load MOS transistor connected to the output MOS transistor FET-1 and is composed of N + type regions 9 and 11 and a gate electrode 12 on the insulating layer 3. 13 is an electrode section.

ところで、かかる構成の出力部ではフローテイ
ング・デイフージヨン領域５と出力用MOSトラ
ンジスタFET−１のゲートとが配線１４を介し
て接続されているために、配線１４の浮遊容量分
Cstだけ出力電圧Vputが小さくなつてしまう。今、
フローテイング・デイフージヨン領域５における
容量をCFD、出力用MOSトランジスタFET−１の
ゲート容量をCgとすると、出力電圧Vputは Vput＝Qsig・Ｇ／（Cg＋Cst＋CFD） ……(1) となる。ここで、Qsigは信号電荷、Ｇは出力用
MOSトランジスタの利得である。通常はCst＞Cg
＋CFDとなつており、出力電圧が極めて小さくな
る。 By the way, in the output section having such a configuration, since the floating diffusion region 5 and the gate of the output MOS transistor FET-1 are connected via the wiring 14, the stray capacitance of the wiring 14 is
The output voltage V put decreases by C st . now,
Assuming that the capacitance in the floating diffusion region 5 is C FD and the gate capacitance of the output MOS transistor FET-1 is C g , the output voltage V put is V put = Q sig・G/(C g + C st + C FD )... …(1) becomes. Here, Q sig is the signal charge, and G is the output
This is the gain of the MOS transistor. Usually C st > C g
+C FD , and the output voltage becomes extremely small.

発明の目的 本発明は、上述の点に鑑み、高感度に微小電荷
を読み出すことができるCCD電荷転送素子を提
供するものである。OBJECTS OF THE INVENTION In view of the above-mentioned points, the present invention provides a CCD charge transfer device that can read minute charges with high sensitivity.

発明の概要 本発明に係るCCD電荷転送素子は、第１導電
型の半導体基体と、この半導体基体の主面に形成
したCCD転送レジスタ部の終端にチヤンネルス
トツプ領域で区分して形成したフローテイングデ
イフユージヨン領域と、フローテイングデイフユ
ージヨン領域の側部に対応した半導体基体の主面
に形成されると共にチヤンネルストツプ領域で区
分して形成したゲート領域と、チヤンネルストツ
プ領域、フローテイングテイフユージヨン領域及
びゲート領域上に絶縁層を介して形成された半導
体層と、半導体層内に形成されると共にフローテ
イングデイフユージヨン領域に対応する位置に形
成されるチヤンネル部とこのチヤンネル部の両側
に形成された第２導電型の第１領域、第２領域と
から成る第１の出力用MOSトランジスタと、半
導体層に形成されると共にゲート領域に対応する
位置に形成されたチヤンネル部とチヤンネル部を
第２領域と第２導電型の第３領域で挟むように形
成された第２の負荷用MOSトランジスタとを具
備し、高感度に微小電荷を読み出すようにしたも
のである。Summary of the Invention A CCD charge transfer device according to the present invention includes a semiconductor substrate of a first conductivity type, and a floating structure formed at the end of a CCD transfer register section formed on the main surface of the semiconductor substrate, separated by a channel stop region. A diffusion region, a gate region formed on the main surface of the semiconductor substrate corresponding to the sides of the floating diffusion region and separated by a channel stop region, a channel stop region, a flow A semiconductor layer formed on the floating diffusion region and the gate region via an insulating layer, a channel portion formed within the semiconductor layer and at a position corresponding to the floating diffusion region, and this channel. a first output MOS transistor consisting of a first region and a second region of a second conductivity type formed on both sides of the section; and a channel section formed in the semiconductor layer and at a position corresponding to the gate region. and a second load MOS transistor formed so that the channel portion is sandwiched between a second region and a third region of the second conductivity type, and is configured to read minute charges with high sensitivity.

実施例 以下、本発明の実施例について説明する。Example Examples of the present invention will be described below.

第２図及び第３図は本発明に係るCCD電荷転
送素子、特にその出力部の実施例である。第２図
は概略的平面図、第３図はそのＢ−Ｂ線上の断面
図であり、第１図と対応する部分には同一符号を
付す。 FIGS. 2 and 3 show embodiments of the CCD charge transfer device according to the present invention, particularly its output section. FIG. 2 is a schematic plan view, and FIG. 3 is a sectional view taken along the line B--B, and parts corresponding to those in FIG. 1 are given the same reference numerals.

第２図において、(2)は例えばＰ形のシリコン半
導体基体１の所定領域の主面に形成された第１図
と同様の構成をとるCCD転送レジスタ部、３１
はチヤンネルストツプ領域を示す。CCD転送レ
ジスタ部２の終端には斜線で示すN+形のフロー
テイング・デイフージヨン領域５が形成され、こ
れに接する領域３２には図示せざるも第１図と同
じプリチヤージ・ドレイン領域６及びリセツトパ
ルスφRが印加されるゲート電極７が形成される。 In FIG. 2, (2) is, for example, a CCD transfer register section 31 formed on the main surface of a predetermined region of the P-type silicon semiconductor substrate 1 and having the same configuration as in FIG.
indicates the channel stop region. At the end of the CCD transfer register section 2, an N + type floating diffusion region 5 shown by diagonal lines is formed, and in a region 32 in contact with this, a precharge/drain region 6 and a reset pulse, which are not shown in FIG. 1, are formed. A gate electrode 7 to which φ R is applied is formed.

本発明においては、第２図及び第３図に示すよ
うにフローテイング・デイフージヨン領域５の側
部に対応するＰ形基体主面にチヤンネルストツプ
領域３１で区分される如くゲートとなるN+形領
域３３を形成して後、このフローテイング・デイ
フージヨン領域５、チヤンネルストツプ領域３１
及びN+形領域３３を含む所要領域上にゲート絶
縁層３４を介してシリコン半導体層３５を形成す
る。この場合、シリコン半導体層３５はゲート絶
縁層３４上に多結晶又は非晶質シリコン層を形成
し、これを再結晶化して得る。そして、このシリ
コン半導体層３５のフローテイング・デイフージ
ヨン領域５の直上に対応する部分にＰ形のチヤン
ネル形成部３６を形成すると共に、このチヤンネ
ル形成部３６の両側にドレイン、ソースとなる
N+形領域３７及び３８を形成して出力用MOSト
ランジスタFET−１を構成する。この出力用
MOSトランジスタFET−１はフローテイング・
デイフージヨン領域５自身をゲートとして用い
る。さらに、シリコン半導体層３５の他部にはＰ
形チヤンネル形成部３９及びN+形領域４０を形
成し、チヤンネル形成部３９を挟む両側のN+形
領域３８及び４０をドレイン、ソースとし、基体
１側のN+形領域３３をゲートとした負荷用MOS
トランジスタFET−１を構成する。 In the present invention, as shown in FIGS. 2 and 3, an N After forming the region 33, this floating diffusion region 5 and the channel stop region 31 are
Then, a silicon semiconductor layer 35 is formed on a required region including the N + type region 33 with a gate insulating layer 34 interposed therebetween. In this case, the silicon semiconductor layer 35 is obtained by forming a polycrystalline or amorphous silicon layer on the gate insulating layer 34 and recrystallizing this layer. Then, a P-type channel forming portion 36 is formed in a portion of the silicon semiconductor layer 35 corresponding to the floating diffusion region 5, and a drain and a source are formed on both sides of the channel forming portion 36.
N + type regions 37 and 38 are formed to constitute an output MOS transistor FET-1. for this output
MOS transistor FET-1 is floating
The defusion region 5 itself is used as a gate. Furthermore, the other part of the silicon semiconductor layer 35 has P
A load is formed by forming a channel forming part 39 and an N + type region 40, using the N + type regions 38 and 40 on both sides of the channel forming part 39 as a drain and source, and using the N + type region 33 on the side of the substrate 1 as a gate. MOS
Configures transistor FET-1.

かかる構成によれば、フローテイング・デイフ
ージヨン領域５上にゲート絶縁層３４を介して出
力用MOSトランジスタFET−１を形成し、その
ゲートとしてフローテイング・デイフージヨン領
域５を利用しているので、フローテイング・デイ
フージヨン領域５と出力用MOSトランジスタ
FET−１のゲート間の配線１４が省略される。
従つて配線の浮遊容量分Cstがなくなり、出力電
圧Vputが大きくなる。即ち高感度に微小電荷の読
み出しが可能となる。また上記配線１４はインピ
ーダンスが高いのでノイズを拾い易いが、本例で
は配線がないためにノイズが出力用MOSトラン
ジスタにのらず、ノイズの影響を小さくすること
ができる。さらに、出力用MOSトランジスタ
FET−１と負荷用MOSトランジスタFET−２と
を同時に形成することが可能であると共に、出力
電極（Vput）の取り出しも容易に行える。 According to this configuration, since the output MOS transistor FET-1 is formed on the floating diffusion region 5 via the gate insulating layer 34, and the floating diffusion region 5 is used as the gate, the floating diffusion region 5 is・Defusion region 5 and output MOS transistor
The wiring 14 between the gates of FET-1 is omitted.
Therefore, the stray capacitance C st of the wiring disappears, and the output voltage V put increases. That is, it becomes possible to read minute charges with high sensitivity. Further, since the wiring 14 has a high impedance, it easily picks up noise, but in this example, since there is no wiring, noise does not get onto the output MOS transistor, and the influence of noise can be reduced. Furthermore, the output MOS transistor
It is possible to form the FET-1 and the load MOS transistor FET-2 at the same time, and it is also easy to take out the output electrode ( Vput ).

発明の効果 上述の本発明によれば、第１導電型の半導体基
体と、半導体基体の主面に形成したCCD転送レ
ジスタ部の終端にチヤンネルストツプ領域で区分
して形成したフローテイングデイフユージヨン領
域と、フローテイングデイフユージヨン領域の側
部に対応した前記半導体基体の主面に形成される
と共にチヤンネルストツプ領域で区分して形成し
たゲート領域と、チヤンネルストツプ領域、フロ
ーテイングデイフユージヨン領域及びゲート領域
上に絶縁層を介して形成された半導体層と、半導
体層内に形成されると共にフローテイングデイフ
ユージヨン領域に対応する位置に形成されるチヤ
ンネル部とこのチヤンネル部の両側に形成された
第２導電型の第１領域、第２領域とから成る第１
の出力用MOSトランジスタと、半導体層に形成
されると共にゲート領域に対応する位置に形成さ
れたチヤンネル部とチヤンネル部を第２領域と第
２導電型の第３領域で挟むように形成された第２
の負荷用MOSトランジスタとを具備して構成す
ることにより、フローテイングデフユージヨン領
域から第１の出力用MOSトランジスタまでの配
線が省略でき、従来の配線の容量Cstを減少させ
ることができて出力電圧を大にすることができ
る。従つて、高感度に微小の信号電荷を読み出す
ことができる。Effects of the Invention According to the present invention described above, the semiconductor substrate of the first conductivity type and the floating diffuser formed at the end of the CCD transfer register section formed on the main surface of the semiconductor substrate are separated by a channel stop region. A gate region formed on the main surface of the semiconductor substrate corresponding to the sides of the floating diffusion region and separated by a channel stop region, a channel stop region, and a floating diffusion region. A semiconductor layer formed on the fusion region and the gate region via an insulating layer, a channel portion formed within the semiconductor layer and at a position corresponding to the floating diffusion region, and this channel portion. A first region consisting of a first region and a second region of the second conductivity type formed on both sides of the
an output MOS transistor, a channel portion formed in the semiconductor layer and at a position corresponding to the gate region, and a second region formed such that the channel portion is sandwiched between a second region and a third region of the second conductivity type. 2
By configuring it with a load MOS transistor, the wiring from the floating diffusion region to the first output MOS transistor can be omitted, and the capacitance C st of the conventional wiring can be reduced. The output voltage can be increased. Therefore, minute signal charges can be read out with high sensitivity.

また、配線が不要になるので、ノイズが第１の
出力用MOSトランジスタにのることがない。さ
らに、第１の出力用MOSトランジスタと、第２
の負荷用MOSトランジスタとを同時に形成する
ことが可能となると共に、出力電極の取り出しも
容易となる。 Further, since no wiring is required, noise is not applied to the first output MOS transistor. Furthermore, a first output MOS transistor and a second output MOS transistor are provided.
It becomes possible to simultaneously form the load MOS transistor and the output electrode can be easily taken out.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の説明に供する従来のCCD電
荷転送素子の出力部の断面図、第２図及び第３図
は本発明に係るCCD電荷転送素子の出力部の実
施例を示す平面図及びそのＢ−Ｂ線上の断面図で
ある。 １は半導体基体、２はCCD転送レジスタ部、
５はフローテイング・デイフージヨン領域、
FET−１は出力用MOSトランジスタ、FET−２
は負荷用MOSトランジスタ、３５は半導体層で
ある。 FIG. 1 is a cross-sectional view of the output section of a conventional CCD charge transfer device used to explain the present invention, and FIGS. 2 and 3 are plan views showing embodiments of the output section of the CCD charge transfer device according to the present invention. It is a sectional view taken along the line BB. 1 is a semiconductor substrate, 2 is a CCD transfer register section,
5 is floating defusion area,
FET-1 is an output MOS transistor, FET-2
is a load MOS transistor, and 35 is a semiconductor layer.

Claims (1)

【特許請求の範囲】 １ 第１導電型の半導体基体と、 前記半導体基体の主面に形成したCCD転送レ
ジスタ部の終端にチヤンネルストツプ領域で区分
して形成したフローテイングデイフユージヨン領
域と、 前記フローテイングデイフユージヨン領域の側
部に対応した前記半導体基体の主面に形成される
と共に、チヤンネルストツプ領域で区分して形成
したゲート領域と、 前記チヤンネルストツプ領域、フローテイング
デイフユージヨン領域及びゲート領域上に絶縁層
を介して形成された半導体層と、 前記半導体層内に形成されると共に、前記フロ
ーテイングデイフユージヨン領域に対応する位置
に形成されるチヤンネル部と、このチヤンネル部
の両側に形成された第２導電型の第１領域、第２
領域とから成る第１の出力用MOSトランジスタ
と、 前記半導体層に形成されると共に、前記ゲート
領域に対応する位置に形成されたチヤンネル部
と、前記チヤンネル部を前記第２領域と前記第２
導電型の第３領域で挟むように形成された第２の
負荷用MOSトランジスタと、 を具備したことを特徴とするCCD電荷転送素子。[Scope of Claims] 1. A semiconductor substrate of a first conductivity type, and a floating diffusion region formed at the end of a CCD transfer register section formed on the main surface of the semiconductor substrate, separated by a channel stop region. , a gate region formed on the main surface of the semiconductor substrate corresponding to a side portion of the floating diffusion region and separated by a channel stop region; a semiconductor layer formed on the fusion region and the gate region via an insulating layer; and a channel section formed within the semiconductor layer and at a position corresponding to the floating diffusion region. , a first region of the second conductivity type formed on both sides of the channel portion, and a second region of the second conductivity type formed on both sides of the channel portion.
a first output MOS transistor formed in the semiconductor layer and formed at a position corresponding to the gate region, and connecting the channel portion to the second region and the second region;
A CCD charge transfer device comprising: a second load MOS transistor formed to be sandwiched between third conductivity type regions.
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