JPS60105025A - 電源保持時間監視装置 - Google Patents
電源保持時間監視装置Info
- Publication number
- JPS60105025A JPS60105025A JP58213782A JP21378283A JPS60105025A JP S60105025 A JPS60105025 A JP S60105025A JP 58213782 A JP58213782 A JP 58213782A JP 21378283 A JP21378283 A JP 21378283A JP S60105025 A JPS60105025 A JP S60105025A
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- power
- time
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- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
コノ発明はマイクロコンピュータ（以下ＣＰＵと略す）
のシステムにおける、ＤＣ電源の保持時間を監視する方
式に関する。
のシステムにおける、ＤＣ電源の保持時間を監視する方
式に関する。
ＣＰＵを用いたシステムでは、通常停電が起った場合、
データを完全なメモリに退避する等の必要な処理を施こ
すよう設計されているが、この停電時の処理はＤＣ電源
の電圧がシステムの正常な動作が可能な範囲に保持され
ている間（保持時間と呼ぶ）に終了しなければならない
。一般に前記の処理に要する時間はほぼ一定であるが、
他方ＤＣ電源の保持時間はシステム稼動時の負荷電流及
び停電時のＡＣ’４源電圧によって大きく異なるため、
条件によってはＤＣ’Ｉ！を源の保持時間が停電処理に
要する時間（停電処理所要時間と呼ぶ）に満たない場合
が起りつる。この場合、停電処理は未完となり、復電後
ＣＰＵの暴走等を招きシステムの正しい動作は保障され
ないと言う問題がある。
データを完全なメモリに退避する等の必要な処理を施こ
すよう設計されているが、この停電時の処理はＤＣ電源
の電圧がシステムの正常な動作が可能な範囲に保持され
ている間（保持時間と呼ぶ）に終了しなければならない
。一般に前記の処理に要する時間はほぼ一定であるが、
他方ＤＣ電源の保持時間はシステム稼動時の負荷電流及
び停電時のＡＣ’４源電圧によって大きく異なるため、
条件によってはＤＣ’Ｉ！を源の保持時間が停電処理に
要する時間（停電処理所要時間と呼ぶ）に満たない場合
が起りつる。この場合、停電処理は未完となり、復電後
ＣＰＵの暴走等を招きシステムの正しい動作は保障され
ないと言う問題がある。
この発明はＤＣ’［源の保持時間の不足による、復電後
のシステムの誤動作を防止することを目的としている。
のシステムの誤動作を防止することを目的としている。
本発明の要点はマイクロコンピュータ（ＣＰＵ）のシス
テムに元となる電力を供給する交流電源の停電を検知し
て交流断信号を出力する交流断検知手段（ＡＣ断検知回
路）と、前記交流電源の電圧を変換し前記システムを直
接動作させる直流電源の電圧が、前記システムの正常な
動作を維持する為の下限電圧（ＤＣ下限電圧）に達した
ことを検知して直流断信号を出力する直流断検知手段（
ＤＣ断検知回路）と、前記交流断信号の出力後前記マイ
クロコンピュータが所定の停電処理を完了する迄の所要
時間（停電処理所要時間）が経過したことを検出し、計
時信号（カウントアツプ信号）を出力するカウンタなど
の計時手段と、バッテリを電源とし、前記直流断信号と
前記計時信号を入力し、前記直流断信号が出力された時
点において、前記計時信号が未出力の場合、停電処理が
未完であることを示す停電処理未完信号（Ｆ／Ｆ出力信
号）を出力し、該信号を保持するフリップ・フロップな
どの停電処理未完信号保持手段と、同じくバッテリを電
源とし前記停電処理未完信号を入力テ“ して前記マイクロコンピュータのしへイ（Ｒ，ＥＡＤＹ
）回路を断ち、前記マイクロコンピュータの動作を停
止させるトライステート・バッファなどのＣＰＵ停止手
段と、前記停電処理未完信号を入力し少くとも復電後肢
信号が出力されている旨を警告するＬＥＤなどの手段と
、復電後前記停電処理未完信号保持手段および前記マイ
クロコンピュータをリセットして前記システムの動作を
再開させる手動スイッチなどの手段とを設けた点にある
。
テムに元となる電力を供給する交流電源の停電を検知し
て交流断信号を出力する交流断検知手段（ＡＣ断検知回
路）と、前記交流電源の電圧を変換し前記システムを直
接動作させる直流電源の電圧が、前記システムの正常な
動作を維持する為の下限電圧（ＤＣ下限電圧）に達した
ことを検知して直流断信号を出力する直流断検知手段（
ＤＣ断検知回路）と、前記交流断信号の出力後前記マイ
クロコンピュータが所定の停電処理を完了する迄の所要
時間（停電処理所要時間）が経過したことを検出し、計
時信号（カウントアツプ信号）を出力するカウンタなど
の計時手段と、バッテリを電源とし、前記直流断信号と
前記計時信号を入力し、前記直流断信号が出力された時
点において、前記計時信号が未出力の場合、停電処理が
未完であることを示す停電処理未完信号（Ｆ／Ｆ出力信
号）を出力し、該信号を保持するフリップ・フロップな
どの停電処理未完信号保持手段と、同じくバッテリを電
源とし前記停電処理未完信号を入力テ“ して前記マイクロコンピュータのしへイ（Ｒ，ＥＡＤＹ
）回路を断ち、前記マイクロコンピュータの動作を停
止させるトライステート・バッファなどのＣＰＵ停止手
段と、前記停電処理未完信号を入力し少くとも復電後肢
信号が出力されている旨を警告するＬＥＤなどの手段と
、復電後前記停電処理未完信号保持手段および前記マイ
クロコンピュータをリセットして前記システムの動作を
再開させる手動スイッチなどの手段とを設けた点にある
。
以下本発明を第１図、第２図に基づいて説明する。
第１図は本発明の要部の構成例を示し、第２図は第１図
の動作を説明するタイムチャートで、第２図（２）はＤ
Ｃ電源の前記保持時間が充分ある場合を、第２図（Ｂ）
は該保持時間が不足した場合を示す。
の動作を説明するタイムチャートで、第２図（２）はＤ
Ｃ電源の前記保持時間が充分ある場合を、第２図（Ｂ）
は該保持時間が不足した場合を示す。
なお前記の各図において同一の符号は同−又は相当部分
を示す。
を示す。
第１図において、１はＣＰＵのシステム（図外）の１０
０ｖのＡＣ軍源ＶＳの停電を検知し、ＡＣ断信号＊ＰＷ
Ｆを出力するＡＣ断検知回路、２は前記停電に基づいて
ＤＣ電源■Ｐが下降し、システムの正常な動作の可能な
下限の電圧（ＤＣ下限電圧と呼ぶ）を保持できなくなっ
た（下回る）ときに、バッファ１１を介してＤＣ断信号
ＤＣＦを出力するＤＣ断検知回路、３はカウンタで停電
開始後、計数を開始し前記停電処理所要時間でタイムア
ツプしてカウントアツプ信号ＣＴ−ＵＰを出力するよう
にカウントアツプ数が設定されている。
０ｖのＡＣ軍源ＶＳの停電を検知し、ＡＣ断信号＊ＰＷ
Ｆを出力するＡＣ断検知回路、２は前記停電に基づいて
ＤＣ電源■Ｐが下降し、システムの正常な動作の可能な
下限の電圧（ＤＣ下限電圧と呼ぶ）を保持できなくなっ
た（下回る）ときに、バッファ１１を介してＤＣ断信号
ＤＣＦを出力するＤＣ断検知回路、３はカウンタで停電
開始後、計数を開始し前記停電処理所要時間でタイムア
ツプしてカウントアツプ信号ＣＴ−ＵＰを出力するよう
にカウントアツプ数が設定されている。
４はバッテリでバックアップされた電源（バッテリ電源
と呼ぶ）ＶＢで動作するフリップ・フロップ（以下Ｆ／
Ｆと記す）で、該Ｆ’／Ｆ４にはバッテリ電源ＶＢの電
流の消費を極力抑制するため例えばＣＭＯ８−ＩＣのも
のが用いられる。５は警報用ＬＥＤ、６は該ＬＦｉＤを
駆動するトランジスタ、７はシステムをリセットする外
部スイッチ、８は前記バッテリ′嶋源ＶＢで動作するト
ライステート・バッファで前記Ｆ／Ｆ４と同じ（ＣＭＯ
８・ＩＣ（７）ものが用いられる。９は反転形のトライ
ステート・バッファ、１０は遅延用ＣＩＬ回路で、初期
電源投入時に仮にｌ；’／Ｆ４がセットされ、その出力
信号（後述のＦ／Ｆ出力信号Ｌ Ａ Ｔ ＣＨ）カタＨ
”となってもトライステート・バッファ９のコントロー
ル端子を１時的に”Ｌ”に保ち後述のシステム・イニシ
ャライズ信号＊ＩＮＩＴをＮＯＲゲート１２に入力する
ためのものである。１１．１３はバッテリ電源ＶＢから
の電流の流出を抑制するためのバツファ、１２はＮＯＲ
ゲートで該ゲート１２も前記バッファ１１．１３と同様
バッテリ電源ＶＢの電流の流出を防止する。又１４はＮ
ＯＲゲート、１５は外部スイッチ７のＯＮ、ＯＦＦに対
応して論理″Ｈ”、′Ｌ”（以下単にＨ″、″Ｌ”と言
う）の信号を出力するシュミット回路、１５はＮＯＴ素
子である。
と呼ぶ）ＶＢで動作するフリップ・フロップ（以下Ｆ／
Ｆと記す）で、該Ｆ’／Ｆ４にはバッテリ電源ＶＢの電
流の消費を極力抑制するため例えばＣＭＯ８−ＩＣのも
のが用いられる。５は警報用ＬＥＤ、６は該ＬＦｉＤを
駆動するトランジスタ、７はシステムをリセットする外
部スイッチ、８は前記バッテリ′嶋源ＶＢで動作するト
ライステート・バッファで前記Ｆ／Ｆ４と同じ（ＣＭＯ
８・ＩＣ（７）ものが用いられる。９は反転形のトライ
ステート・バッファ、１０は遅延用ＣＩＬ回路で、初期
電源投入時に仮にｌ；’／Ｆ４がセットされ、その出力
信号（後述のＦ／Ｆ出力信号Ｌ Ａ Ｔ ＣＨ）カタＨ
”となってもトライステート・バッファ９のコントロー
ル端子を１時的に”Ｌ”に保ち後述のシステム・イニシ
ャライズ信号＊ＩＮＩＴをＮＯＲゲート１２に入力する
ためのものである。１１．１３はバッテリ電源ＶＢから
の電流の流出を抑制するためのバツファ、１２はＮＯＲ
ゲートで該ゲート１２も前記バッファ１１．１３と同様
バッテリ電源ＶＢの電流の流出を防止する。又１４はＮ
ＯＲゲート、１５は外部スイッチ７のＯＮ、ＯＦＦに対
応して論理″Ｈ”、′Ｌ”（以下単にＨ″、″Ｌ”と言
う）の信号を出力するシュミット回路、１５はＮＯＴ素
子である。
又第２図（２）、（Ｂ）において（１）はＡＣ電源ｖ
ｓ 、 （２）はＡＣ断信号＊ＰＷＦ、（３）は図外の
ＣＰＵから出力されるシステム・イニシャライズ信号＊
ＩＮＩＴ。
ｓ 、 （２）はＡＣ断信号＊ＰＷＦ、（３）は図外の
ＣＰＵから出力されるシステム・イニシャライズ信号＊
ＩＮＩＴ。
（４）はカウンタ３から出力されるカウントアツプ信号
ＣＴ−ＵＰ１（５）はＤＣ断検知回路２から前記バッフ
ァ１１を介して出力されるＤＣ断信号ＤＣＦ１（６）は
Ｆ ／ Ｆ ４から出力される後述のラッチ信号として
のＦ／Ｆ出力信号ＬＡＴＣＨ，（力はシュミット回路１
５から出力される、システムをリセットするためのシス
テム・リセット信号５ＹＳ−ＩＬ８Ｔ、の各波形を示す
。
ＣＴ−ＵＰ１（５）はＤＣ断検知回路２から前記バッフ
ァ１１を介して出力されるＤＣ断信号ＤＣＦ１（６）は
Ｆ ／ Ｆ ４から出力される後述のラッチ信号として
のＦ／Ｆ出力信号ＬＡＴＣＨ，（力はシュミット回路１
５から出力される、システムをリセットするためのシス
テム・リセット信号５ＹＳ−ＩＬ８Ｔ、の各波形を示す
。
次に第２図を参照しつつ、第１図の動作を説明する。Ａ
Ｃ電源■Ｓの停電により該電源ＶＳの電圧が下降すると
第２図時点ｔ１において、この下降がＡＣ断検知回路１
によって検出され、第２図時点ｔ２においてＡＣ断信号
＊ＰＷＦがｔ″Ｌ”として出力される。ＣＰＵは時点ｔ
２において該信号＊ＰＷＦを図外の回路で検出し、”Ｌ
”のシステムイニシャライズ信号＊ＩＮＩＴを出力しＦ
／Ｆ４をリセットする。なおこのＦ／Ｆ４のリセットは
トライステートバッファ９．ＮＯＲゲート１２を介して
行われる。他方カウンタ３は図外のシステムクロックか
らクロック信号ＣＬＫを入力しつつ、前記ＡＣ断信号＊
ＰＷＦを起動指令として計数を開始する。
Ｃ電源■Ｓの停電により該電源ＶＳの電圧が下降すると
第２図時点ｔ１において、この下降がＡＣ断検知回路１
によって検出され、第２図時点ｔ２においてＡＣ断信号
＊ＰＷＦがｔ″Ｌ”として出力される。ＣＰＵは時点ｔ
２において該信号＊ＰＷＦを図外の回路で検出し、”Ｌ
”のシステムイニシャライズ信号＊ＩＮＩＴを出力しＦ
／Ｆ４をリセットする。なおこのＦ／Ｆ４のリセットは
トライステートバッファ９．ＮＯＲゲート１２を介して
行われる。他方カウンタ３は図外のシステムクロックか
らクロック信号ＣＬＫを入力しつつ、前記ＡＣ断信号＊
ＰＷＦを起動指令として計数を開始する。
前記停電の後、ＤＣ軍源Ｖ’Ｐの′電圧が下降し第２図
時点ｔＬにおいて前記ＤＣ下限電圧を下図ると、ＤＣ断
検知回路２からバッファ１１を介しＤＣ１ｒｒ信号ＤＣ
Ｆが出力されてＦ／Ｆ４のクロック端子ＣＫに与えられ
、これによりＦ／Ｆ４はＤ端子の入力゛賦圧であるＮＯ
Ｒゲート１４の出力′電圧１４ａをラッチして、Ｑ端子
からＦ／Ｆ出力信号ＬＡＴＣＨとして出力する。
時点ｔＬにおいて前記ＤＣ下限電圧を下図ると、ＤＣ断
検知回路２からバッファ１１を介しＤＣ１ｒｒ信号ＤＣ
Ｆが出力されてＦ／Ｆ４のクロック端子ＣＫに与えられ
、これによりＦ／Ｆ４はＤ端子の入力゛賦圧であるＮＯ
Ｒゲート１４の出力′電圧１４ａをラッチして、Ｑ端子
からＦ／Ｆ出力信号ＬＡＴＣＨとして出力する。
このとき第２図に）のように、ＡＣ断信号＊ ＰＷＦが
出力されカウンタ３の計数が開始されてからＤＣ断信号
ＤＣＦが出力される迄の時間（これを前記保持時間ＴＨ
とする）が充分ある場合には、この間にカウンタ３はカ
ウントアツプし、第２図時点ｔＣにおいてカウントアツ
プ信号ＣＴ−ＵＰを”Ｈ”とするため、ＮＯＲゲート１
４の出力電圧１４ａは”Ｌ”、従ってＦ／Ｆ出力信号Ｌ
ＡＴＣＨはＬ”のままとなる。
出力されカウンタ３の計数が開始されてからＤＣ断信号
ＤＣＦが出力される迄の時間（これを前記保持時間ＴＨ
とする）が充分ある場合には、この間にカウンタ３はカ
ウントアツプし、第２図時点ｔＣにおいてカウントアツ
プ信号ＣＴ−ＵＰを”Ｈ”とするため、ＮＯＲゲート１
４の出力電圧１４ａは”Ｌ”、従ってＦ／Ｆ出力信号Ｌ
ＡＴＣＨはＬ”のままとなる。
他方第２図（均のように保持時間ＴＨが不足した場合に
は、前記カウンタ３のカウントアツプの時点ｔＣ以前に
ＤＣ断信号ＤＣＦが出力されるので、このときカウント
アツプ信号ＣＴ−ＵＰは′Ｌ”、従ってＮＯＲゲート１
４の出力信号１４ａは”Ｈ′、これによりＦ／Ｆ出力信
号ＬＡＴＣＨはＨ”となる。
は、前記カウンタ３のカウントアツプの時点ｔＣ以前に
ＤＣ断信号ＤＣＦが出力されるので、このときカウント
アツプ信号ＣＴ−ＵＰは′Ｌ”、従ってＮＯＲゲート１
４の出力信号１４ａは”Ｈ′、これによりＦ／Ｆ出力信
号ＬＡＴＣＨはＨ”となる。
これによりトライステート・バッファ８は直ちにＣＰＵ
への動作可能信号ＣＰＵ−ＲＥＡＤＹをしゃ断し、ＣＰ
Ｕを一時停止の状態に保ち、復電後の暴走を防止する。
への動作可能信号ＣＰＵ−ＲＥＡＤＹをしゃ断し、ＣＰ
Ｕを一時停止の状態に保ち、復電後の暴走を防止する。
次に停電が回復しくこれはＡＣ断検知回路１により第２
図時点ｔ４に検出されＡＣ断信号＊ＰＷＦも′Ｈ″に戻
る）。これと共にＤＣ＠＠ＶＰの電圧も回復すると第２
図時点ｔ５においてＣＰＵからの前記システム・イニシ
ャライズ信号＊ＩＮＩＴは”Ｈ″ｔこ戻る。又同時に前
記・Ｈ・のＦ／１．’出力信号ＬＡＴＣＨが出力された
（第２図（Ｂ））の場合には該信号ＬＡＴＣＨにより、
バッファ１３を介してトランジスタ６がＯＮｌ、、、Ｌ
ＥＤ５が点灯して、保持時間ＴＨが不足であったことを
警報する。
図時点ｔ４に検出されＡＣ断信号＊ＰＷＦも′Ｈ″に戻
る）。これと共にＤＣ＠＠ＶＰの電圧も回復すると第２
図時点ｔ５においてＣＰＵからの前記システム・イニシ
ャライズ信号＊ＩＮＩＴは”Ｈ″ｔこ戻る。又同時に前
記・Ｈ・のＦ／１．’出力信号ＬＡＴＣＨが出力された
（第２図（Ｂ））の場合には該信号ＬＡＴＣＨにより、
バッファ１３を介してトランジスタ６がＯＮｌ、、、Ｌ
ＥＤ５が点灯して、保持時間ＴＨが不足であったことを
警報する。
第２図（Ｂ）におけるこの警報発生状態は外部スイッチ
７をＯＮすることにより解除される。すなわち、このと
き（第２図（同時点ｔ６）シュミット回路１５の出力信
号としてのシステム・リセット信号５ＹＳ−Ｒ８Ｔ は
”Ｈ” （！： なり、該（）ｊＨ号５ＹＳ−Ｒ８ＴＲ
：よりＮＯＴ素子１５を介Ｌ テＣＰ Ｕ ｔコ″Ｌ”
ノＣＰＵリセット信号＊ ＣＰ Ｕ−几ＳＴが与えられ
、輯ＣＰＩＪからは°°Ｌ″のシステム・イニシャライ
ズ信号＊ＩＮＩＴが出力されるとともに、ＮＯＲゲート
１２の出力信号１２ａは”Ｌ”としてＦ／Ｆ４のリセッ
ト端子Ｒに与えられ、これによりＦ／Ｆ４もリセットさ
れ、従ってＦ／Ｆ出力信−号しＡＴＣＨはｌ、Ｉ＋に戻
る。
７をＯＮすることにより解除される。すなわち、このと
き（第２図（同時点ｔ６）シュミット回路１５の出力信
号としてのシステム・リセット信号５ＹＳ−Ｒ８Ｔ は
”Ｈ” （！： なり、該（）ｊＨ号５ＹＳ−Ｒ８ＴＲ
：よりＮＯＴ素子１５を介Ｌ テＣＰ Ｕ ｔコ″Ｌ”
ノＣＰＵリセット信号＊ ＣＰ Ｕ−几ＳＴが与えられ
、輯ＣＰＩＪからは°°Ｌ″のシステム・イニシャライ
ズ信号＊ＩＮＩＴが出力されるとともに、ＮＯＲゲート
１２の出力信号１２ａは”Ｌ”としてＦ／Ｆ４のリセッ
ト端子Ｒに与えられ、これによりＦ／Ｆ４もリセットさ
れ、従ってＦ／Ｆ出力信−号しＡＴＣＨはｌ、Ｉ＋に戻
る。
この発明によれば停電後、ＤＣ電源の電圧が前記ＤＣ下
限電圧に下降する迄に、ＣＰＵの前記停電処理所要時間
が確保されなかった場合には、前記ＤＣ下限電圧に下降
した時点でバッテリ・バックアップされたフリップ・フ
ロップをラッチし、同じくバッテリ・バックアップされ
たトライステート・バッファを介してＣＰＵの動作が正
常な中にＣＰＵを停止させ、復電後もこの状態を保った
上停電処理が未完であったことを告げるための舒報を発
し、手動でこの状態をリセットすることとしたので、復
電後のＣ’ＰＵの暴走を防止して、メモリ破壊の波及を
招くことなく、未完の停電処理を修復するための処理を
追加するだけで、正常のシステム動作に復旧させること
ができ、システムの信頼性を向上させることができる。
限電圧に下降する迄に、ＣＰＵの前記停電処理所要時間
が確保されなかった場合には、前記ＤＣ下限電圧に下降
した時点でバッテリ・バックアップされたフリップ・フ
ロップをラッチし、同じくバッテリ・バックアップされ
たトライステート・バッファを介してＣＰＵの動作が正
常な中にＣＰＵを停止させ、復電後もこの状態を保った
上停電処理が未完であったことを告げるための舒報を発
し、手動でこの状態をリセットすることとしたので、復
電後のＣ’ＰＵの暴走を防止して、メモリ破壊の波及を
招くことなく、未完の停電処理を修復するための処理を
追加するだけで、正常のシステム動作に復旧させること
ができ、システムの信頼性を向上させることができる。
【図面の簡単な説明】
第１図は本発明の回路の要部の構成例を示す図、第２図
は第１図の動作を説明するタイムチャートである。 符号説明 １、・・ＡＣ断検知回路、２・・ＤＣ断検知回路、３・
・・カウンタ、４・・フリップ・フロップ（Ｆ／Ｆ ）
、５・・・Ｗｉ用ＬＥＤ、６・・トランジスタ、７・・
外部スイッチ、８・ トライステート・バッファ、■Ｓ
ＡＣ電源、ｖ ｐ 、、、 Ｄ Ｃ電源、ＶＢ バッテ
リ成源。
は第１図の動作を説明するタイムチャートである。 符号説明 １、・・ＡＣ断検知回路、２・・ＤＣ断検知回路、３・
・・カウンタ、４・・フリップ・フロップ（Ｆ／Ｆ ）
、５・・・Ｗｉ用ＬＥＤ、６・・トランジスタ、７・・
外部スイッチ、８・ トライステート・バッファ、■Ｓ
ＡＣ電源、ｖ ｐ 、、、 Ｄ Ｃ電源、ＶＢ バッテ
リ成源。
Claims (1)
- １）マイクロコンピュータのシステムに元となる電力を
供給する交流電源の停電を検知して交流断信号を出力す
る交流断検知手段と、前記交流電源の電圧を変換し前記
システムを直接動作させる直流電源の電圧が、前記シス
テムの正常な動作を維持する為の下限電圧に達したこと
を検知して直流断信号を出力する直流断検知手段と、前
記交流断信号の出力波前記マイクロコンピュータが所定
の停電処理を完了する迄の所要時間が経過したことを検
出し、計時信号を出力する計時手段と、バッテリを電源
とし、前記直流断信号と前記計時信号を入力し、前記直
流断信号が出力された時点において、前記計時信号が未
出力の場合、停電処理が未完であることを示す停電処理
未完信号を出力し、該信号を保持する停電処理未完信号
保持手段と、同じくバッテリを電源とし前記停電処理未
完信号を入力して前記マイクロコンピュータのレディ回
路を断ち、前記マイクロコンピュータの動作を停止させ
るＣＰＵ停止手段と、前記停電処理未完信号を入力し少
くとも復電後該信号が出力されている旨を警告する手段
と、復電後前記停電処理未完信号保持手段および前記マ
イクロコンピュータをリセットして前記システムの動作
を再開させる手段とからなることを特徴とする電源保持
時間監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213782A JPS60105025A (ja) | 1983-11-14 | 1983-11-14 | 電源保持時間監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213782A JPS60105025A (ja) | 1983-11-14 | 1983-11-14 | 電源保持時間監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105025A true JPS60105025A (ja) | 1985-06-10 |
Family
ID=16644947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213782A Pending JPS60105025A (ja) | 1983-11-14 | 1983-11-14 | 電源保持時間監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117625A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | 電源監視回路 |
-
1983
- 1983-11-14 JP JP58213782A patent/JPS60105025A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117625A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | 電源監視回路 |
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