JPS6010179A - 加算平均処理回路 - Google Patents
加算平均処理回路Info
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- JPS6010179A JPS6010179A JP11909383A JP11909383A JPS6010179A JP S6010179 A JPS6010179 A JP S6010179A JP 11909383 A JP11909383 A JP 11909383A JP 11909383 A JP11909383 A JP 11909383A JP S6010179 A JPS6010179 A JP S6010179A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はデジタル加算平均回路に係り、特に入力信号の
信号対雑音比が悪い場合の加算平均処理回路に関する。
信号対雑音比が悪い場合の加算平均処理回路に関する。
（２） 技術の背景
最近、ストロボ電子ビームによってＩＣ動作解析や故障
診断を行なう技術（ＥＢブロービング）が注目されてい
る。この技術は、診断されるＩＣに電子ビームを照射し
た時に、その照射点の電圧に従属して、放出される２次
電子の強度が変化するという現象を利用したものである
。
診断を行なう技術（ＥＢブロービング）が注目されてい
る。この技術は、診断されるＩＣに電子ビームを照射し
た時に、その照射点の電圧に従属して、放出される２次
電子の強度が変化するという現象を利用したものである
。
ところでこの技術によってＩＣ動作解析等を行なう際、
高い時間分解能を得るためには、照射する電子ビームパ
ルスを１ナノ秒以下という非常に短い時間に”する必要
がある。しかしこのような極めて短い時間の電子ビーム
照射では、照射点より放出される２次電子の信号強度が
非常に微弱となり、信号対雑音比（以下Ｓ／Ｎと記す）
が悪くなってしまう。
高い時間分解能を得るためには、照射する電子ビームパ
ルスを１ナノ秒以下という非常に短い時間に”する必要
がある。しかしこのような極めて短い時間の電子ビーム
照射では、照射点より放出される２次電子の信号強度が
非常に微弱となり、信号対雑音比（以下Ｓ／Ｎと記す）
が悪くなってしまう。
そこでこのような微弱で、Ｓ／Ｎが悪い入力信号を加算
平均することでノイズを相殺し、Ｓ／Ｎの向上を計る加
算平均処理回路が不可欠となってきた。
平均することでノイズを相殺し、Ｓ／Ｎの向上を計る加
算平均処理回路が不可欠となってきた。
（３） 従来技術と問題点
第１図は横軸に時間、縦軸に２次電子検知器の出力をと
って、連続ビーム照射により得られる２次電子信号の出
力波形を表わしたグラフである。
って、連続ビーム照射により得られる２次電子信号の出
力波形を表わしたグラフである。
２次電子信号を表わす曲線（以下、ＩＩに信号成分と記
す）１は、電子ビーム照射点の電圧変化により変調され
て矩形波となっているが、これに大きなノイズ２が重な
っているために非常にＳ／Ｈの悪い出力信号となってい
る。
す）１は、電子ビーム照射点の電圧変化により変調され
て矩形波となっているが、これに大きなノイズ２が重な
っているために非常にＳ／Ｈの悪い出力信号となってい
る。
このような信号のＳ／Ｎを向上させるために。
従来、第２図に示すような加算平均処理回路が用いられ
ていた。同回路は、２次電子検知器の出力信号が第１図
に示されるような周期波形であることを利用して、サン
プリング位相制御回路７の制御の下に同位相で多数回サ
ンプリングして加算平均を行なうものである。
ていた。同回路は、２次電子検知器の出力信号が第１図
に示されるような周期波形であることを利用して、サン
プリング位相制御回路７の制御の下に同位相で多数回サ
ンプリングして加算平均を行なうものである。
先ずＡＤ変換器（以下ＡＤＣと記す）３には図示されて
いない２次電子検知器から第１図に示される出力信号が
入力し、８ビ・ノドのデータに変換されて加算平均回路
４に出力する。加算平均回路４ではＡＤＣ３からの８ビ
・ノドデータを加算平均することでノイズを相殺し、こ
うしてＳ／Ｎが向上した８ビットの信号が波形データ記
憶装置５へ出力される。波形データ記憶装置５では加算
平均回路４から入力した８ビ・ノド信号を波形１周期分
記憶して、そのデジタル化出力を波形表示値ｗ６（例え
ばオシロスコープ等）へ送出し、ノイズの減少した波形
の表示が得られることになる。
いない２次電子検知器から第１図に示される出力信号が
入力し、８ビ・ノドのデータに変換されて加算平均回路
４に出力する。加算平均回路４ではＡＤＣ３からの８ビ
・ノドデータを加算平均することでノイズを相殺し、こ
うしてＳ／Ｎが向上した８ビットの信号が波形データ記
憶装置５へ出力される。波形データ記憶装置５では加算
平均回路４から入力した８ビ・ノド信号を波形１周期分
記憶して、そのデジタル化出力を波形表示値ｗ６（例え
ばオシロスコープ等）へ送出し、ノイズの減少した波形
の表示が得られることになる。
ところでここで問題となるのは、加算平均回路４で正し
い加算平均が実行されるためにはＡＤＣ３のダイナミッ
クレンジ内に２次電子検知器の出力信号が収まる必要が
ある。ということである。
い加算平均が実行されるためにはＡＤＣ３のダイナミッ
クレンジ内に２次電子検知器の出力信号が収まる必要が
ある。ということである。
すなわち、第１図に示される出力信号がＡＤＣ３に入力
する時にＡＤＣ３のダイナミ・ノクレンジ力（０〜２
（Ｖ） Ｌ、かなかったならば（第１図参照）。
する時にＡＤＣ３のダイナミ・ノクレンジ力（０〜２
（Ｖ） Ｌ、かなかったならば（第１図参照）。
２■より大きい出力信号及び０■より小さし）出力信号
が加算平均処理の対象外となり、正しも）加算平均処理
によるノイズの相殺が行なわれなし）ことになるわけで
ある。
が加算平均処理の対象外となり、正しも）加算平均処理
によるノイズの相殺が行なわれなし）ことになるわけで
ある。
そこで従来は、ＡＤＣ３のダイナミ・ツクレンジ内に出
力信号が収まるように、出力信号をθ〜２（Ｖ）の範囲
に間接することでこの問題を解決してきた。第３図（Ａ
）には、この明察された出ノｊ信号の様子が示されてい
る。
力信号が収まるように、出力信号をθ〜２（Ｖ）の範囲
に間接することでこの問題を解決してきた。第３図（Ａ
）には、この明察された出ノｊ信号の様子が示されてい
る。
しかしながら、このように出力信号を開整する方法では
、加算平均処理を経て波形データ記憶装置５から出力さ
れる波形の振幅がデジタルデータとして非常に小さくな
ってしまうという欠点を有していた。すなわち、第３図
（Ｂ）に示されるように８ビツトのデジタル化出力の全
範囲′００゛〜“ＦＦ’（” は１６進を表わす、以下
同じ）に比較して波形の振幅ａが非常に小さくなってし
まうわけである。この波形振＋ｒＭ ａが相対的に小さ
くなり分解能が低下する傾向は、２次電子検知器め出力
信号のノイズが信号成分より大きくなればなるほど顕著
になってくる。
、加算平均処理を経て波形データ記憶装置５から出力さ
れる波形の振幅がデジタルデータとして非常に小さくな
ってしまうという欠点を有していた。すなわち、第３図
（Ｂ）に示されるように８ビツトのデジタル化出力の全
範囲′００゛〜“ＦＦ’（” は１６進を表わす、以下
同じ）に比較して波形の振幅ａが非常に小さくなってし
まうわけである。この波形振＋ｒＭ ａが相対的に小さ
くなり分解能が低下する傾向は、２次電子検知器め出力
信号のノイズが信号成分より大きくなればなるほど顕著
になってくる。
この問題を解決するためには、ＡＤＣ３のビット数を増
やして分解能を低下させることなくダイナミックレンジ
を拡大してもよいのだが、この方法ではＡＤＣ３のＡＤ
変換時間の増大を招くことになり解決法としては上等で
はない。
やして分解能を低下させることなくダイナミックレンジ
を拡大してもよいのだが、この方法ではＡＤＣ３のＡＤ
変換時間の増大を招くことになり解決法としては上等で
はない。
（４） 発明の目的
本発明は上記従来の欠点に鑑み、ＡＤ変換時間の増大を
招くことなく高分解能の加算平均を行なう加算平均処理
回路を提供することを目的とする。
招くことなく高分解能の加算平均を行なう加算平均処理
回路を提供することを目的とする。
（５） 発明の構成
上記目的は本発明によればＡＤ変換器と加算平均回路に
よりデジタル加算平均を行う回路において、複数のＡＤ
変換器を入力信号に対して並列に配置し、それぞれのＡ
Ｄ変換器のダイナミ・ツクレンジを隣接させたことを特
徴とする加算平均処理回路を提供することによって達成
される。
よりデジタル加算平均を行う回路において、複数のＡＤ
変換器を入力信号に対して並列に配置し、それぞれのＡ
Ｄ変換器のダイナミ・ツクレンジを隣接させたことを特
徴とする加算平均処理回路を提供することによって達成
される。
（６） 発明の実施例
以下本発明の実施例を図面によって詳述する。
第４図は本発明による加算平均処理回路の一実施例を示
すブロック図である。
すブロック図である。
同図中のＡＤＣ８及びＡＤＣ９の入力端子は共に２図示
されていない２次１電子検知器の出力端子に接続され、
ＡＤＣ８及びＡＤＣ９の出力端子は各々、加算回路１０
−１．１０−２の各入力に接続されている。本実施例で
はＡＤＣ８及びＡＤＣ９は共に８ビツト出力であり、そ
れぞれ、加算回路１０−１．１０−２により加算される
。またＡＤＣ８のダイナミックレンジを２〜４ （Ｖ）
、 ＡＤＣ９のダイナミックレンジをθ〜２ （Ｖ）
にとり２両者のダイナミックレンジを隣接させることで
合わせてＯ〜４ 〔ｖ〕の範囲の入力信号に対処できる
ようになっている。加算回路ｔｏ−ｉ、１ｏ−２の出力
（加算結果）は加算平均回路１０−３に接続され、さら
に、加算され２で割ることにより平均化される。 加算
平均回路１０−３の出力端子はデータ変換回路１１の入
力端子に接続され、加算平均処理を施された１６ビツト
のデータがデータ変換回路１１へ送出される。１６ビツ
トのデータを８ビツトに圧縮するデータ変換回路１１の
出力端子は波形データ記憶回路１２の入力端子に接続さ
れ、波形データ記憶回路１２の出力端子は波形表示装置
１３（例えばオシロスコープ等）の入力端子に接続され
ている。したがってデータ変換回路１１によって８ビツ
トに圧縮されたデータが波形データ記憶回路１２で波形
１周期分だけ記憶され、その波形のデジタル化出力が８
ビットで波形表示装置１３へ入力して波形が表示される
ことになる。またサンプリング位相制御回路１４の出力
端子はＡＤＣ８及び９．加算回路１゜−１，１０−２，
加算平均回路１０−３．データ変換回路１１．そして波
形データ記憶回路１２にそれぞれ接続されている。
されていない２次１電子検知器の出力端子に接続され、
ＡＤＣ８及びＡＤＣ９の出力端子は各々、加算回路１０
−１．１０−２の各入力に接続されている。本実施例で
はＡＤＣ８及びＡＤＣ９は共に８ビツト出力であり、そ
れぞれ、加算回路１０−１．１０−２により加算される
。またＡＤＣ８のダイナミックレンジを２〜４ （Ｖ）
、 ＡＤＣ９のダイナミックレンジをθ〜２ （Ｖ）
にとり２両者のダイナミックレンジを隣接させることで
合わせてＯ〜４ 〔ｖ〕の範囲の入力信号に対処できる
ようになっている。加算回路ｔｏ−ｉ、１ｏ−２の出力
（加算結果）は加算平均回路１０−３に接続され、さら
に、加算され２で割ることにより平均化される。 加算
平均回路１０−３の出力端子はデータ変換回路１１の入
力端子に接続され、加算平均処理を施された１６ビツト
のデータがデータ変換回路１１へ送出される。１６ビツ
トのデータを８ビツトに圧縮するデータ変換回路１１の
出力端子は波形データ記憶回路１２の入力端子に接続さ
れ、波形データ記憶回路１２の出力端子は波形表示装置
１３（例えばオシロスコープ等）の入力端子に接続され
ている。したがってデータ変換回路１１によって８ビツ
トに圧縮されたデータが波形データ記憶回路１２で波形
１周期分だけ記憶され、その波形のデジタル化出力が８
ビットで波形表示装置１３へ入力して波形が表示される
ことになる。またサンプリング位相制御回路１４の出力
端子はＡＤＣ８及び９．加算回路１゜−１，１０−２，
加算平均回路１０−３．データ変換回路１１．そして波
形データ記憶回路１２にそれぞれ接続されている。
次に、上述した回路の具体的な動作の一例を第５図を参
照しながら説明する。
照しながら説明する。
先ず、２次電子検知器の出力信号が並列に配置されたＡ
ＤＣ８及びＡＤＣ９に入力する。すでに述べたようにＡ
ＤＣ８とＡＤＣ９のダイナミックレンジは、各々２〜４
（Ｖ）、Ｏ〜２〔Ｖ〕であり、また出力ビツト数は共
に８ビツトである。したがって、入力信号が２ｖ以下の
場合はＡＤＣ８の出力データは′００′となり有効デー
タはＡＤＣ９の８ピント出力データとなる。また入力信
号が２■以上の場合、有効データはＡＤＣ８の８ヒツト
のデータとなり、ＡＤＣ９の出力データは単にバイアス
分として“ＦＦ“ となってそれぞれ加算回路１０−１
．１０−２に出力される。
ＤＣ８及びＡＤＣ９に入力する。すでに述べたようにＡ
ＤＣ８とＡＤＣ９のダイナミックレンジは、各々２〜４
（Ｖ）、Ｏ〜２〔Ｖ〕であり、また出力ビツト数は共
に８ビツトである。したがって、入力信号が２ｖ以下の
場合はＡＤＣ８の出力データは′００′となり有効デー
タはＡＤＣ９の８ピント出力データとなる。また入力信
号が２■以上の場合、有効データはＡＤＣ８の８ヒツト
のデータとなり、ＡＤＣ９の出力データは単にバイアス
分として“ＦＦ“ となってそれぞれ加算回路１０−１
．１０−２に出力される。
すなわち、第５図（Ａ）を用いて言い換えると。
信号成分Ｉにノイズ２が重なった２次電子検知器の出力
信号が入力した時、ＡＤＣ８は２〜４ （Ｖ）のダイナ
ミックレンジ１７において、破線Ｉ５で示される動作を
し、ＡＤＣ９は０−２（Ｖ）のダイナミックレンジＩ８
において、実線１Ｇで示される動作をしながら２両者を
加算してその結果のデータを加算平均回路１０−３へ出
方するわけである。ただし第５図（Ａ）の破線１５及び
実線１Ｇで示された波形は、説明の便のためにノイズ２
を含んだ出力信号を時間軸方向に拡大し、その一部分を
一例として示したものである。
信号が入力した時、ＡＤＣ８は２〜４ （Ｖ）のダイナ
ミックレンジ１７において、破線Ｉ５で示される動作を
し、ＡＤＣ９は０−２（Ｖ）のダイナミックレンジＩ８
において、実線１Ｇで示される動作をしながら２両者を
加算してその結果のデータを加算平均回路１０−３へ出
方するわけである。ただし第５図（Ａ）の破線１５及び
実線１Ｇで示された波形は、説明の便のためにノイズ２
を含んだ出力信号を時間軸方向に拡大し、その一部分を
一例として示したものである。
以上のようにして、２次電子検知器のノイズを含んだ出
力信号は何ら調整されることなく、 ＡＤＣ８及びＡＤ
Ｃ９，加算回路１０−１．１（１−２゜加算平均回路１
０−３によって１６ピントのデジタルデータに変換され
る。そして加算平均処理を施されてノイズ成分が相殺さ
れることになる。加算平均回路１０−３から出方された
１６ビツトデークはデータ変換回路Ｉｌによって８ビン
１〜データに変換され、以下すでに述べたように波形デ
ータ記憶回路１２によって波形１周期分が記憶されて、
そのデジタル化出力が波形表示袋−１３へ送出され、波
形表示装置１３によって波形が表示されることになる。
力信号は何ら調整されることなく、 ＡＤＣ８及びＡＤ
Ｃ９，加算回路１０−１．１（１−２゜加算平均回路１
０−３によって１６ピントのデジタルデータに変換され
る。そして加算平均処理を施されてノイズ成分が相殺さ
れることになる。加算平均回路１０−３から出方された
１６ビツトデークはデータ変換回路Ｉｌによって８ビン
１〜データに変換され、以下すでに述べたように波形デ
ータ記憶回路１２によって波形１周期分が記憶されて、
そのデジタル化出力が波形表示袋−１３へ送出され、波
形表示装置１３によって波形が表示されることになる。
ただしここで加算平均回路１゜−３から出力された１６
ビツトデータをデータ変換回路Ｉｌによって８ビツトデ
ークに変換したのは、単に波形表示装置１３との結合を
とるためである。
ビツトデータをデータ変換回路Ｉｌによって８ビツトデ
ークに変換したのは、単に波形表示装置１３との結合を
とるためである。
第５図（Ｂ）は本実施例によって得られるデジタル化出
力の波形図である。第３図（Ｂ）に示されるような従来
の加算平均処理回路のデジタル化出力に比べて、波形の
振幅がはるかに大きくなっており２分解能が向上したこ
とを示している。なお３本実施例ではＡＤ変換器を２個
並列に配置したが、必要に応じて複数並列配置すること
もでき。
力の波形図である。第３図（Ｂ）に示されるような従来
の加算平均処理回路のデジタル化出力に比べて、波形の
振幅がはるかに大きくなっており２分解能が向上したこ
とを示している。なお３本実施例ではＡＤ変換器を２個
並列に配置したが、必要に応じて複数並列配置すること
もでき。
本実施例に限定されるものではない。
（７） 発明の効果
以上詳細に説明したように１本発明はＡＤ変換器を複数
並列に配置し、それらのダイナミックレンジを隣接させ
ることで高い分解能の加算平均処理を可能とし、しかも
盲来と同じＡＤ変換時間で行なうことができるという効
果大なるものである。
並列に配置し、それらのダイナミックレンジを隣接させ
ることで高い分解能の加算平均処理を可能とし、しかも
盲来と同じＡＤ変換時間で行なうことができるという効
果大なるものである。
第１図は２次電子検知器出力信号の波形図、第２図は従
来の加算平均処理を行なう回路構成図。 第３図（Ａ）は調整された２次電子検知器出力信号の波
形図、第３図（Ｂ）は調整された２次電子検知器出力信
号から得られる表示波形図、第４図は本発明による加算
平均処理回路の一実施例を示す回路構成図、第５図（Ａ
）は第４図に示された回路中のＡＤ変換器の動作を説明
するための２次電子検知器出力信号の波形図、第５図（
Ｂ）は本発明による加算平均処理回路により得られる表
示波形図である。 ■・・・信号成分、 ２・・・ノイズ。 ３．８．９・・・ＡＤ変換器、 ４．１０・・・加算平
均回路
来の加算平均処理を行なう回路構成図。 第３図（Ａ）は調整された２次電子検知器出力信号の波
形図、第３図（Ｂ）は調整された２次電子検知器出力信
号から得られる表示波形図、第４図は本発明による加算
平均処理回路の一実施例を示す回路構成図、第５図（Ａ
）は第４図に示された回路中のＡＤ変換器の動作を説明
するための２次電子検知器出力信号の波形図、第５図（
Ｂ）は本発明による加算平均処理回路により得られる表
示波形図である。 ■・・・信号成分、 ２・・・ノイズ。 ３．８．９・・・ＡＤ変換器、 ４．１０・・・加算平
均回路
Claims (2)
- （１） ＡＤ変換器と加算平均回路によりデジタル加算
平均を行う回路において、複数のＡＤ変換器を入力信号
に対して並列に配置し、それぞれのＡＤ変換器のダイナ
ミックレンジを隣接させたことを特徴とする加算平均処
理回路。 - （２） 上記複数のＡＤ変換器に入力する入力信号はス
トロボ電子ビーム装置における２次電子検知器の出力信
号であることを特徴とする特許請求の範囲第１項記載の
加算平均処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11909383A JPS6010179A (ja) | 1983-06-30 | 1983-06-30 | 加算平均処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11909383A JPS6010179A (ja) | 1983-06-30 | 1983-06-30 | 加算平均処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010179A true JPS6010179A (ja) | 1985-01-19 |
Family
ID=14752723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11909383A Pending JPS6010179A (ja) | 1983-06-30 | 1983-06-30 | 加算平均処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287715A (ja) * | 1986-06-06 | 1987-12-14 | Pioneer Electronic Corp | Ｄ／ａ変換装置 |
| JP2018128343A (ja) * | 2017-02-08 | 2018-08-16 | パナソニックＩｐマネジメント株式会社 | 信号処理システム及び信号処理方法 |
-
1983
- 1983-06-30 JP JP11909383A patent/JPS6010179A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287715A (ja) * | 1986-06-06 | 1987-12-14 | Pioneer Electronic Corp | Ｄ／ａ変換装置 |
| JP2018128343A (ja) * | 2017-02-08 | 2018-08-16 | パナソニックＩｐマネジメント株式会社 | 信号処理システム及び信号処理方法 |
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