JPS60100429A - ドライエツチング方法 - Google Patents

ドライエツチング方法

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Publication number
JPS60100429A
JPS60100429A JP20771383A JP20771383A JPS60100429A JP S60100429 A JPS60100429 A JP S60100429A JP 20771383 A JP20771383 A JP 20771383A JP 20771383 A JP20771383 A JP 20771383A JP S60100429 A JPS60100429 A JP S60100429A
Authority
JP
Japan
Prior art keywords
etched
wafer
holder
dry etching
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20771383A
Other languages
English (en)
Inventor
Tomoko Takebe
武部 朋子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP20771383A priority Critical patent/JPS60100429A/ja
Publication of JPS60100429A publication Critical patent/JPS60100429A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はドライエツチング方法に係シ、特にそのエツ
チングの均一性を向上するための改良に関するものであ
る。
〔従来技術〕
第1図、第2図および第3図はそれぞれ従来のドライエ
ツチング方法における板状の被エツチング部材であるウ
ェーハのエツチング電極上への載檻、状況の例を示す断
面図で、第1図の例ではエツチング電極(1)の上に、
例えば石英、ポリテトラフルオリエチレン重合体、カー
ボンなどからなるウェーハホルダー(2a)を密着させ
て置キ、その上にウェーハ(3)を載置しており、第2
図の例ではウェーハホルダ(21))にウェーハ(3)
の径に合わせて開孔されたウェーハ載置部(4a)にウ
ェーハ(3)全載置しており、第3図の例では上述のよ
うなウェーハホルダーを用いず、エツチング[独((+
+の」二に直接ウェーハ(3)を載置していた。第2図
の例でも、ウェーハホルダー(2b)の厚さについて配
慮がなされておらず、上記いずれの例でも、ウェーハ(
3)の被エツチング面とその周辺部との間に段差があり
、ドライエツチングの際の反応ガスかウェーハ[3+の
被エツチング面全体に均一に流れず、また放電時の電界
分布もウェーハ(3)の中央部と周縁部とで不均一にな
る。従って、ドライエツチングが均一に行えないという
欠点があった。
〔発明の概要〕
この発明は以上のような点に鑑みてなされたもので、被
エツチング部材のホルダーの上面と被エツチング部材の
被エツチング面とを実質的に同一平面とすることによっ
て、均一なエツチングが可能なドライエツチング方法で
提供するものである。
〔発明の実施例〕
第4図はこの発明の第1の実施例におけるウェーハの載
置状況を示す断面図で、以下従来例と同一符号は同等部
分を示す。この例ではウェーハホルダー(2C)にはウ
ェーハ(3)の厚さと同程度の深さの凹部からなるウェ
ーハ載置部(4b)を設け、ここにウェーハ(3)を載
置する。
第5図はこの発明の第2の実施例におけるウェーハの載
置状況を示す断面図で、これは第2図に示した従来例に
おけるウェーハホルダー(2a)の厚さをウェーハ(3
)の厚さと実質的に等しくしたものである。
第6図(a)はこの発明の第3の実施例におけるウェー
ハの載り状況を示す平面図、第6図(b)はそのvIB
−%’IB線での断面図で、第4図に示した第1の実施
例におけるウェーハ載置部(4b)を複敬個備えたウェ
ーハホルダー(2d)を用いたものである。
以上いずれの場合もウェーハの被エツチング面とウェー
ハホルダーの上面とが実質的に一致するので反応ガスが
ウェーハの被エツチング面全体に均一に供給され、かつ
、放電時の電界分布も均一になり均一なエツチングが可
能になる。
〔発明の効果〕
以上説明したように、この発明では、エツチング電極の
上に被エツチング部月のホルダを1行き、このホルダー
に設けられた載置部に被エツチング部材を載置してドラ
イエツチングするに際して、被エツチング部材の上面と
ホルダーの上面とを実質的に同一平面としたので、被エ
ツチング面全面について、反応カスの供給、放電時の電
界分布が均一となり均一なエツチングが可能となる。
【図面の簡単な説明】
第1図、第2図および第3図はそれぞれ従来のドライエ
ツチング方法における板状の被エツチング部材であるウ
ェーハのエツチング電極上への載置状況の例を示す断面
図、第4図および第5図はそれぞれこの発明の第1およ
び第2の実施例におけるウェーハの載置状況を示す断面
図、第6図はこの発明の第3の実施例におけるウェーハ
の載置状況を示し、第6図(a)はその平面図、第6図
(b)は第6図(a)のVIB−1’lB線での断面図
である。 図において、+11はエツチング電極、(2a)、 (
2c)。 (2d) ハウエーハ(被エツチング部材)ホルダー、
(3)はウェーハ(被エツチング部材)、(4a)+ 
(4b)はウェーハ(被エツチング部材)載置部である
。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第1図 第2図 第31′刈 手続補正書(金肥) 昭和52年4月12日 特許庁長官殿 1、事件の表示 特願昭58−207713号 4へ2
・発明ノ名称 ドライエツチング方法3、補正をする者 代表者片山仁へ部 4、代理人 5、補正の対象 明細書の発明の詳細な説明の榴 6、補正の内容

Claims (2)

    【特許請求の範囲】
  1. (1) エツチング電極の上において板状の被エツチン
    グ部材の上面にドライエツチングを施すに際して、上記
    エツチングii、siの上に置かれた上記被エツチング
    部材のホルダーに上記被エツチング部材がちょうどはま
    シ込む載置部を設け、この載置部に載置された上記被エ
    ツチング部材の上面と上記ホルダーの上面とが実質的に
    同一平面になるようにしてドライエツチングを施すこと
    を特徴とするドライエツチング方法。
  2. (2) ホルダーにそれぞれ被エツチング部材を載置す
    る複数個の載置部を設けることを特徴とする特許請求の
    範囲第1項記載のドライエツチング方法0
JP20771383A 1983-11-05 1983-11-05 ドライエツチング方法 Pending JPS60100429A (ja)

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JP (1) JPS60100429A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62108527A (ja) * 1985-11-06 1987-05-19 Anelva Corp ドライエツチング装置
JP2004193632A (ja) * 2004-03-22 2004-07-08 Matsushita Electric Ind Co Ltd 水晶板のプラズマエッチング装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62108527A (ja) * 1985-11-06 1987-05-19 Anelva Corp ドライエツチング装置
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