JPS5999575A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
- Publication number
- JPS5999575A JPS5999575A JP57208774A JP20877482A JPS5999575A JP S5999575 A JPS5999575 A JP S5999575A JP 57208774 A JP57208774 A JP 57208774A JP 20877482 A JP20877482 A JP 20877482A JP S5999575 A JPS5999575 A JP S5999575A
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- JP
- Japan
- Prior art keywords
- array
- bus
- apu
- arithmetic
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パイプライン演算装置においてアレイ・プ
ロセッサ・ユニット相互の構成を組み換えて個々のアレ
イ演算を行う再構成可能なパイプライン演算装置に関す
るものである。
ロセッサ・ユニット相互の構成を組み換えて個々のアレ
イ演算を行う再構成可能なパイプライン演算装置に関す
るものである。
従来のこの種装置として第１図に示すものが多く用いら
れていた。以下、第１図に示す装置について９図を用い
説明を行う。
れていた。以下、第１図に示す装置について９図を用い
説明を行う。
第１図は従来から用いられているアレイ演算装置の一例
を示すブロック図であｐ、（ｔｌはアレイ・プロセッサ
・ユニット（以下ＡＰＵと略す。）（２）は双方向デー
タバスである。
を示すブロック図であｐ、（ｔｌはアレイ・プロセッサ
・ユニット（以下ＡＰＵと略す。）（２）は双方向デー
タバスである。
第１図において、ｎ個のＡＰ Ｕ （ｌｌをマ） ＩＪ
ラックス状配置し１つのＡＰＵから上下左右のＡＰＵと
の間を双方向データバス（２）４本で接続されている。
ラックス状配置し１つのＡＰＵから上下左右のＡＰＵと
の間を双方向データバス（２）４本で接続されている。
４本の双方向データバスのうち任意の２本を入力ポート
とし、残りの１本もしくは２本を出力ポートとして所要
のアｌ／イ演算のデータパイプラインを構成するもので
ある。
とし、残りの１本もしくは２本を出力ポートとして所要
のアｌ／イ演算のデータパイプラインを構成するもので
ある。
第１図に示した従来の装置は以上のように構成されてい
るので、マ） ＩＪラックス状配置された列側のＡＰＵ
を相互に接続する専用データバスが必要となり、その上
、このバスは実装上規則性がなく本数が多いため実装困
離である。また、この装置はＡＰＵをマトリックス状に
配置したことによシ、アレイ演算構成の柔軟性を確保す
るため不必要なＡＰＵまでマトリックス状に配置してお
く必要がある。その上９個々のＡＰＵが全て同一機能（
四則、論理、シフト等の演算）を有するもので構成する
と、同時に使用しない機能のオーバー７ツプが多く、そ
のためにハードウェアの量か増大する。また９個々のＡ
ＰＵを単機能なものにすると、不要なバスが増えて効率
が低下するなどの欠点があった。
るので、マ） ＩＪラックス状配置された列側のＡＰＵ
を相互に接続する専用データバスが必要となり、その上
、このバスは実装上規則性がなく本数が多いため実装困
離である。また、この装置はＡＰＵをマトリックス状に
配置したことによシ、アレイ演算構成の柔軟性を確保す
るため不必要なＡＰＵまでマトリックス状に配置してお
く必要がある。その上９個々のＡＰＵが全て同一機能（
四則、論理、シフト等の演算）を有するもので構成する
と、同時に使用しない機能のオーバー７ツプが多く、そ
のためにハードウェアの量か増大する。また９個々のＡ
ＰＵを単機能なものにすると、不要なバスが増えて効率
が低下するなどの欠点があった。
この発明は、上記のような従来のものの欠点を袖い、か
つ、簡単にして柔軟性が高く、マルチパスを使うことに
より必要最小限のＡＰＵで所要のアレイ演算部司能とし
たパイプライン演算装置を七１共することを目的として
いる。
つ、簡単にして柔軟性が高く、マルチパスを使うことに
より必要最小限のＡＰＵで所要のアレイ演算部司能とし
たパイプライン演算装置を七１共することを目的として
いる。
以下この発明の一実例を図面を用いて説明する。
第２図は、この発明の概念を示したものであり。
（１１はア１／イ・プロセッサ・ユニット、（３）はマ
ルチパス、そして（４）はセレクタである。
ルチパス、そして（４）はセレクタである。
マルチパス（３）はバス１からバスｍのｍ本より成り用
途は入力データをアレイ演算部に供給するバスと、ＡＰ
Ｕの出力ボートと次ステージのＡＰＵの入力ポートとを
接続しアレイ演算中間結果を伝達するバスとそしてアレ
イ演算の演算結果を外部に出力するバスの３通り有る。
途は入力データをアレイ演算部に供給するバスと、ＡＰ
Ｕの出力ボートと次ステージのＡＰＵの入力ポートとを
接続しアレイ演算中間結果を伝達するバスとそしてアレ
イ演算の演算結果を外部に出力するバスの３通り有る。
また、ＡＰＬＮｌｌは入力２ポート、出力１ポートの計
３ボートを有し。
３ボートを有し。
ｍ本あるマルチパス全てにセレクタ（４）を介し接続し
ている。
ている。
希望するアレイ演算に合わせたアレイ演算部（イブライ
ンの構成／再構成コマンドがコントローラより演算処理
毎に発せられると１個々のＡＰＵは演算ファンクション
（四則、論理、シフト、等の演算）の設定と、同時に２
本の入力ボートに入力するデータ・バスをセレクトし、
′！ｉ：た。１本の出力ボートからの演算結果を出力す
るデータ・ノ（スをセレクトすることにより、アレイ演
ｐ、）くイブラインは構成され、処理データの到来を待
つ。また。
ンの構成／再構成コマンドがコントローラより演算処理
毎に発せられると１個々のＡＰＵは演算ファンクション
（四則、論理、シフト、等の演算）の設定と、同時に２
本の入力ボートに入力するデータ・バスをセレクトし、
′！ｉ：た。１本の出力ボートからの演算結果を出力す
るデータ・ノ（スをセレクトすることにより、アレイ演
ｐ、）くイブラインは構成され、処理データの到来を待
つ。また。
アレイ演算自体のコントロールは個々のＡＰＵで行なわ
ず、アレイ演算部に入力する被処理データの入力とアレ
イ演算部より出力される処理結果の出力とを制御するこ
とにより行なっている。
ず、アレイ演算部に入力する被処理データの入力とアレ
イ演算部より出力される処理結果の出力とを制御するこ
とにより行なっている。
なお、上記実施例では、マルチパスをアレイ演ｑニパイ
プラインオｈ成後はＡＰＵに対し固定化しているが、マ
ルチパスの本数を削減するために１本のバスを時間多重
して使用してもよい。また上記実施例ではＡ、 Ｐ Ｕ
を複数の演算ファンクションを併せ持つようにしである
が、単演算ファンクションを持つＡＰＵでもよく、上記
実施例と同様の効果を奏する。
プラインオｈ成後はＡＰＵに対し固定化しているが、マ
ルチパスの本数を削減するために１本のバスを時間多重
して使用してもよい。また上記実施例ではＡ、 Ｐ Ｕ
を複数の演算ファンクションを併せ持つようにしである
が、単演算ファンクションを持つＡＰＵでもよく、上記
実施例と同様の効果を奏する。
また、上記実施例ではアレイ演算処理単位でパイプライ
ンの杓構成を行なうようにしているが。
ンの杓構成を行なうようにしているが。
この限りでなく、演算中にダイナミックな再構成（パイ
プライン全体又は部分的な再構成かは問わない。）を行
なってもよい。
プライン全体又は部分的な再構成かは問わない。）を行
なってもよい。
以上のように、この発明によれは、データ・ノくスを固
有のＡＰＵが専有することなく、全てのＡＰＵはマルチ
パスに対して、相互に独立で、しかも同一条件下で接続
がなされているため、ＡＰＵはア１／イ演ＩＬに必要最
小限の個数で良＜、ＡＰＵの稼動率も向上し、かつマル
チパスの用途等による制限は一切なく任意に構成が可能
であるため。
有のＡＰＵが専有することなく、全てのＡＰＵはマルチ
パスに対して、相互に独立で、しかも同一条件下で接続
がなされているため、ＡＰＵはア１／イ演ＩＬに必要最
小限の個数で良＜、ＡＰＵの稼動率も向上し、かつマル
チパスの用途等による制限は一切なく任意に構成が可能
であるため。
より柔軟性を向上させる効果がある。また全てのＡＰＵ
がマルチパスに対して、規則的な位置にあるため実装上
も容易となる効果を突する。
がマルチパスに対して、規則的な位置にあるため実装上
も容易となる効果を突する。
また、この発明において他１々のＡＰＵが有する機能は
多機能（四則、論理、シフト等の演算ファンクションを
併せ持っているＡＰＵ ）なものでも。
多機能（四則、論理、シフト等の演算ファンクションを
併せ持っているＡＰＵ ）なものでも。
単機能なものでも制限されることはない。また。
単機能なＡＬＵで、この発明を実現した堪合、無駄な演
算ファンクションのオーツく一ラップを避けＡＰＵのノ
・−ドウエア量を減少すると共に使用効率も向上し、そ
の上、マルチノくスのセレクタをコントロールするだけ
でアレイ′６Ｊｉ算ノくイブラインの構成ができるので
、アレイ演算に合わせて、１″バ］単なコマンドをもっ
て、パイプラインの構成／Ｍ構成がダイナミックに、か
つ、容易にできる効果を有する。
算ファンクションのオーツく一ラップを避けＡＰＵのノ
・−ドウエア量を減少すると共に使用効率も向上し、そ
の上、マルチノくスのセレクタをコントロールするだけ
でアレイ′６Ｊｉ算ノくイブラインの構成ができるので
、アレイ演算に合わせて、１″バ］単なコマンドをもっ
て、パイプラインの構成／Ｍ構成がダイナミックに、か
つ、容易にできる効果を有する。
駆１図は従来のマトリックス状にアレイ・プロセッサ・
ユニットを配置したパイプライン演算装置のブロック図
、第２図はこの発明によるノくイブライン演算装置の一
実施例を示す概念図である。 図において（１）はアレイ・プロセッサ・ユニット。 （２）ハ双方向データバス、（３）はマルチパス、 ＋
４１ハセレクタである。 なお９図中同一あるいは、相当部分には同一符号を付し
て示しである。 代理人 葛 野 但 − 第１図
ユニットを配置したパイプライン演算装置のブロック図
、第２図はこの発明によるノくイブライン演算装置の一
実施例を示す概念図である。 図において（１）はアレイ・プロセッサ・ユニット。 （２）ハ双方向データバス、（３）はマルチパス、 ＋
４１ハセレクタである。 なお９図中同一あるいは、相当部分には同一符号を付し
て示しである。 代理人 葛 野 但 − 第１図
Claims (1)
- 被数個のアレイ・プロセッサーユニットの構成を任意に
変更してアレイ演算を行うパイプライン演算装置におい
て、２個の入力ポートと１個の出力ポートを有する複数
個のアレイ・プロセッサ・ユニットト、そのアレイ・プ
ロセッサ・ユニットの３個のボートを、セレクタを介し
、任意に接続可能なマルチ・バスとで構成され、上記複
数個のアレイ−７’ロセツサ。ユニットが、マルチ・バ
ス上において、相互に独立に置かれていることを特徴と
するパイプライン演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208774A JPS5999575A (ja) | 1982-11-29 | 1982-11-29 | パイプライン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208774A JPS5999575A (ja) | 1982-11-29 | 1982-11-29 | パイプライン演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999575A true JPS5999575A (ja) | 1984-06-08 |
Family
ID=16561868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208774A Pending JPS5999575A (ja) | 1982-11-29 | 1982-11-29 | パイプライン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999575A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0235977A2 (en) * | 1986-02-28 | 1987-09-09 | Scientific Computer Systems Corporation | Bi-directional databus system for supporting superposition of vector and scalar operations in a computer |
| JPH02136982A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 演算ネットワーク構成方法及びその装置 |
| US5532938A (en) * | 1994-01-28 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Numerical arithmetic processing unit |
| US9418044B2 (en) | 2002-12-16 | 2016-08-16 | Sony Interactive Entertainment Inc. | Configuring selected component-processors operating environment and input/output connections based on demand |
| JP2017135698A (ja) * | 2015-12-29 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置、コンピュータ及び電子機器 |
-
1982
- 1982-11-29 JP JP57208774A patent/JPS5999575A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0235977A2 (en) * | 1986-02-28 | 1987-09-09 | Scientific Computer Systems Corporation | Bi-directional databus system for supporting superposition of vector and scalar operations in a computer |
| EP0235977A3 (en) * | 1986-02-28 | 1989-04-05 | Scientific Computer Systems Corporation | Bi-directional databus system for supporting superposition of vector and scalar operations in a computer |
| JPH02136982A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 演算ネットワーク構成方法及びその装置 |
| US5532938A (en) * | 1994-01-28 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Numerical arithmetic processing unit |
| US9418044B2 (en) | 2002-12-16 | 2016-08-16 | Sony Interactive Entertainment Inc. | Configuring selected component-processors operating environment and input/output connections based on demand |
| JP2017135698A (ja) * | 2015-12-29 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置、コンピュータ及び電子機器 |
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