JPH0767113B2 - 自己操舵ネットワーク - Google Patents
自己操舵ネットワークInfo
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- JPH0767113B2 JPH0767113B2 JP59501397A JP50139784A JPH0767113B2 JP H0767113 B2 JPH0767113 B2 JP H0767113B2 JP 59501397 A JP59501397 A JP 59501397A JP 50139784 A JP50139784 A JP 50139784A JP H0767113 B2 JPH0767113 B2 JP H0767113B2
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- Japan
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- network
- input
- steering
- signal
- lines
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C19/00—Electric signal transmission systems
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 本発明は複数の入力ポート及び出力ポートを持ち、この
入力ポートの活動ポート上の信号の方路を指定するため
の操舵ネツトワークに関する。
入力ポートの活動ポート上の信号の方路を指定するため
の操舵ネツトワークに関する。
発明の背景 操舵ネツトワークとは非常に多くの複数の信号源からの
信号を受け入れ、そして、これら信号を或る目的に従つ
て、一般的には、所望の着信先に振り分ける、すなわち
切換えるためのネツトワークである。この複数の信号源
は一般的には、任意の時間においてこれらの信号源の全
てが活動してないような信号源であり、そして着信先
は、一般的には、経路あるいはサービス提供装置であ
る。舵取りは、経路の数あるいはサービス提供装置の数
が信号源の数より少なく、そして、接続がこれらの経路
あるいはサービス提供装置のどれに行われるかは重要で
ないような時に有効である。信号源は着信先へのアクセ
スを需要ベースにて動的に共有し、また、着信先の数は
信号源の数より少ないため、舵取りは、集中化動作の一
種である。従つて、多くの集中化機能が操舵ネツトワー
クによつて実現される。
信号を受け入れ、そして、これら信号を或る目的に従つ
て、一般的には、所望の着信先に振り分ける、すなわち
切換えるためのネツトワークである。この複数の信号源
は一般的には、任意の時間においてこれらの信号源の全
てが活動してないような信号源であり、そして着信先
は、一般的には、経路あるいはサービス提供装置であ
る。舵取りは、経路の数あるいはサービス提供装置の数
が信号源の数より少なく、そして、接続がこれらの経路
あるいはサービス提供装置のどれに行われるかは重要で
ないような時に有効である。信号源は着信先へのアクセ
スを需要ベースにて動的に共有し、また、着信先の数は
信号源の数より少ないため、舵取りは、集中化動作の一
種である。従つて、多くの集中化機能が操舵ネツトワー
クによつて実現される。
多くの操舵及び集中化用途において、所要の処理は情報
通信期間との対比においてはほとんどがサービス要求期
間に起こる。このような用途においては、入り要求が通
常、全ての入り要求に対する即座のあるいは同時の応答
を要求しないために、舵取りあるいは集中化を達成する
ための時間の遅延は特に重大でない。この遅延に対する
鈍感さのため、先行技術の操舵ネツトワークは遂次動作
を用いるのが特徴的である。操舵ネツトワーク回路は、
全ての入りラインを遂次的に監視し、そしてサービス要
求が検出されると、サービスを要求するラインが複数の
経路あるいはサービス提供装置の１つの利用可能なもの
に接続される。しかし、この方式は、高速操舵用途にお
いては、遅過ぎて現実的でない。
通信期間との対比においてはほとんどがサービス要求期
間に起こる。このような用途においては、入り要求が通
常、全ての入り要求に対する即座のあるいは同時の応答
を要求しないために、舵取りあるいは集中化を達成する
ための時間の遅延は特に重大でない。この遅延に対する
鈍感さのため、先行技術の操舵ネツトワークは遂次動作
を用いるのが特徴的である。操舵ネツトワーク回路は、
全ての入りラインを遂次的に監視し、そしてサービス要
求が検出されると、サービスを要求するラインが複数の
経路あるいはサービス提供装置の１つの利用可能なもの
に接続される。しかし、この方式は、高速操舵用途にお
いては、遅過ぎて現実的でない。
今日の高速スイツチの進展は、交換システムプロセツサ
を高速で効率的に動作する新たな技術及び装置を導入す
ることなしにこれらの潜在能力を十分に発揮することは
不可能である。従つて、操舵回路の内部処理は、交換シ
ステムの全体的な処理の効率を最適化するようにアレン
ジすることが必要である。
を高速で効率的に動作する新たな技術及び装置を導入す
ることなしにこれらの潜在能力を十分に発揮することは
不可能である。従つて、操舵回路の内部処理は、交換シ
ステムの全体的な処理の効率を最適化するようにアレン
ジすることが必要である。
パケツト交換環境においては、情報が短いバースト、あ
るいはパケツトにて、処理、移動、あるいは取り扱われ
る。各パケツトは活動ビツトを含み、これによつてパケ
ツトが情報を含むかあるいは空であるか（例えば、それ
ぞれ、“0"であるか“1"であるか）を示し、そしてこの
次にアドレス欄を含むが、これは幾つかの従属欄を含む
（最上位ビツトが最初）。このアドレス欄の次には、情
報欄が含まれるが、これはデータビツトを運ぶ。全ての
パケツトは、処理装置が多数のパケツトを同時に処理で
きるように同期される。自己方路指定スイツチ内での同
時及び同期動作には、速度と並列動作が交換ネツトワー
クを構成する要素の重要な特性となる。要求される他の
特性には、モジユール性と分布制御性が含まれる。
るいはパケツトにて、処理、移動、あるいは取り扱われ
る。各パケツトは活動ビツトを含み、これによつてパケ
ツトが情報を含むかあるいは空であるか（例えば、それ
ぞれ、“0"であるか“1"であるか）を示し、そしてこの
次にアドレス欄を含むが、これは幾つかの従属欄を含む
（最上位ビツトが最初）。このアドレス欄の次には、情
報欄が含まれるが、これはデータビツトを運ぶ。全ての
パケツトは、処理装置が多数のパケツトを同時に処理で
きるように同期される。自己方路指定スイツチ内での同
時及び同期動作には、速度と並列動作が交換ネツトワー
クを構成する要素の重要な特性となる。要求される他の
特性には、モジユール性と分布制御性が含まれる。
交換機の潜在的なユーザが多数あるが、任意の時間にお
いては少数のユーザのみがこれを使用するような状況
で、自己方路指定スイツチを効率的に使用するために
は、前処理集中化機としての操舵ネツトワークを含むこ
とが有利である。しかし先行技術の操舵ネツトワークあ
るいは集中化ネツトワークは、これらが遂次動作特性を
持つために同時及び同期動作が提供できないという問題
を持つ。
いては少数のユーザのみがこれを使用するような状況
で、自己方路指定スイツチを効率的に使用するために
は、前処理集中化機としての操舵ネツトワークを含むこ
とが有利である。しかし先行技術の操舵ネツトワークあ
るいは集中化ネツトワークは、これらが遂次動作特性を
持つために同時及び同期動作が提供できないという問題
を持つ。
この問題は本発明の操舵ネツトワークによつて解決され
るが、該操舵ネツトワークは、活動信号ポート上の信号
の要求される舵取りを同時に計算するための加算器ネツ
トワーク、及び該入力ポートに接続されており該加算器
ネツトワークに応答して該活動信号ポート上の信号をそ
の出力ポートの隣接するポートに舵取りするための方路
指定ネツトワークを含む。
るが、該操舵ネツトワークは、活動信号ポート上の信号
の要求される舵取りを同時に計算するための加算器ネツ
トワーク、及び該入力ポートに接続されており該加算器
ネツトワークに応答して該活動信号ポート上の信号をそ
の出力ポートの隣接するポートに舵取りするための方路
指定ネツトワークを含む。
以下に説明の操舵ネツトワーク構成は要求される速度及
び並列動作を提供することによつて、パケツト交換、自
己方路指定、フルアクセス交換ネツトワークのための集
中化機ステージを実現する。
び並列動作を提供することによつて、パケツト交換、自
己方路指定、フルアクセス交換ネツトワークのための集
中化機ステージを実現する。
発明の要約 本発明の操舵ネツトワークは同時に全ての信号の方路指
定を行い、しかも、これを最小限の遅延で行う。これは
分布制御を採用し、そして、本質的にモジユール性を持
つ。入りライン上の活動の指標に応答して、本発明の操
舵ネツトワークはこの入りラインに必要な舵取りを同時
に計算して、そしてこの内部信号経路を同時的にスイツ
チすることによつて、全ての活動ラインを該操舵ネツト
ワークの出力ポートの隣接するポートに同時に舵取りす
る。本発明において、該操舵ネツトワークの全ての出力
ポート１からＮの番号を持つものと仮定すると、活動信
号は、同時に、隣接する１からＫ個の出力ポートに方向
付けされるが、ここで、Ｋは活動ラインの数であり、Ｎ
に等しいかＮ以下である。
定を行い、しかも、これを最小限の遅延で行う。これは
分布制御を採用し、そして、本質的にモジユール性を持
つ。入りライン上の活動の指標に応答して、本発明の操
舵ネツトワークはこの入りラインに必要な舵取りを同時
に計算して、そしてこの内部信号経路を同時的にスイツ
チすることによつて、全ての活動ラインを該操舵ネツト
ワークの出力ポートの隣接するポートに同時に舵取りす
る。本発明において、該操舵ネツトワークの全ての出力
ポート１からＮの番号を持つものと仮定すると、活動信
号は、同時に、隣接する１からＫ個の出力ポートに方向
付けされるが、ここで、Ｋは活動ラインの数であり、Ｎ
に等しいかＮ以下である。
本発明の実施態様の一例においては、操舵ネツトワーク
は、機能要素として、遅延ネツトワーク、加算器ネツト
ワーク、方路指定ネツトワーク（これらネツトワークは
分離したネツトワーク要素を含むことも、これを結合す
ることもできる）、及び１つの制御装置を持つ。加算器
ネツトワークはフリツプフロツプのアレイ及び該操舵ネ
ツトワークの各入力ラインに対する該入力ポートの活動
ポート上の信号の舵取りをするのに必要な計算を同時に
行うための加算器回路の連続アレイを含む。各ラインに
対するこの計算は、該ラインの片側の（例えば、第１図
の左側の）非活動ラインの数を計算することによつて行
われる。遅延ネツトワークは、各入力ポートに対して、
入力信号の遅延を挿入するが、この挿入される遅延の量
は加算器ネツトワークによつて必要な舵取りを計算する
のに要求される遅延に等しい。方路指定ネツトワークは
連続するレベルを持つ方路指定要素を含むが、各要素は
次の行内の同一の列及び、ｉをレベル数とした時の2i-1
に等しい数だけ左側にシフトされた離れた列の要素の両
方に接続される。この操舵ネツトワークによつて達成さ
れる方路指定は各ラインの信号を舵取りされる信号の左
側の非活動ラインの数に等しいライン数だけシフトさせ
る。各方路指定要素は加算器ネツトワークからの制御ビ
ツト及びストローブ クロツク信号を格納するための制
御フリツプフロツプを含む。OR及びANDゲートの論理回
路はこの制御フリツプフロツプの指令の下で入力信号を
再クロツク フリツプフロツプに接続する。この実施態
様においては、活動出力は隣接する最も左側の出力ポー
トの所に同時に出現し、従つて、その後のプロセツサ
ハードウエアを最小限にする。
は、機能要素として、遅延ネツトワーク、加算器ネツト
ワーク、方路指定ネツトワーク（これらネツトワークは
分離したネツトワーク要素を含むことも、これを結合す
ることもできる）、及び１つの制御装置を持つ。加算器
ネツトワークはフリツプフロツプのアレイ及び該操舵ネ
ツトワークの各入力ラインに対する該入力ポートの活動
ポート上の信号の舵取りをするのに必要な計算を同時に
行うための加算器回路の連続アレイを含む。各ラインに
対するこの計算は、該ラインの片側の（例えば、第１図
の左側の）非活動ラインの数を計算することによつて行
われる。遅延ネツトワークは、各入力ポートに対して、
入力信号の遅延を挿入するが、この挿入される遅延の量
は加算器ネツトワークによつて必要な舵取りを計算する
のに要求される遅延に等しい。方路指定ネツトワークは
連続するレベルを持つ方路指定要素を含むが、各要素は
次の行内の同一の列及び、ｉをレベル数とした時の2i-1
に等しい数だけ左側にシフトされた離れた列の要素の両
方に接続される。この操舵ネツトワークによつて達成さ
れる方路指定は各ラインの信号を舵取りされる信号の左
側の非活動ラインの数に等しいライン数だけシフトさせ
る。各方路指定要素は加算器ネツトワークからの制御ビ
ツト及びストローブ クロツク信号を格納するための制
御フリツプフロツプを含む。OR及びANDゲートの論理回
路はこの制御フリツプフロツプの指令の下で入力信号を
再クロツク フリツプフロツプに接続する。この実施態
様においては、活動出力は隣接する最も左側の出力ポー
トの所に同時に出現し、従つて、その後のプロセツサ
ハードウエアを最小限にする。
本発明のもう１つの実施態様においては、加算器ネツト
ワークを使用して、非活動ラインの数でなく、活動ライ
ンの数が計算され、この合計が、log2n個のシヤフル交
換ステージを含むネツトワークを通じての活動ラインの
方路指定に使用される。これは、D.H.ローリー（Lawri
e）の「アレイ プロセツサ内のデータのアクセス及び
アライメント（Access and Alignment of Data in an A
rray Processors）」、コンピユータに関するIEEEトラ
ンザクシヨン（IEEE Transaction on Computers）、Vo
l.C−24、No.12、1975年12月、ページ1145から1155に説
明のアライメント ネツトワークの構造に類似するが、
これはオメガ（Omega）ネツトワークと呼ばれる。
ワークを使用して、非活動ラインの数でなく、活動ライ
ンの数が計算され、この合計が、log2n個のシヤフル交
換ステージを含むネツトワークを通じての活動ラインの
方路指定に使用される。これは、D.H.ローリー（Lawri
e）の「アレイ プロセツサ内のデータのアクセス及び
アライメント（Access and Alignment of Data in an A
rray Processors）」、コンピユータに関するIEEEトラ
ンザクシヨン（IEEE Transaction on Computers）、Vo
l.C−24、No.12、1975年12月、ページ1145から1155に説
明のアライメント ネツトワークの構造に類似するが、
これはオメガ（Omega）ネツトワークと呼ばれる。
図面の簡単な説明 第１図は広帯域スイツチ内の集中機能を実現するために
使用される本発明の操舵ネツトワークの実施態様の１例
を示し； 第２図は第１図の操舵ネツトワーク内の加算器ネツトワ
ークの１例としての実施態様の詳細な構造を示し； 第３図は第２図の加算器ネツトワーク内の加算器回路の
実施態様の１例を示し； 第４図は第１図の操舵ネツトワーク内の遅延ネツトワー
クの実施態様の１例を示し； 第５図は第１図の方路指定ネツトワーク30の一例として
の実施態様の詳細な構造を示し； 第６図は第５図の方路指定ネツトワーク内で達成される
舵取りの図解を与え 第７図は第５図の方路指定ネツトワーク内の方路指定要
素の実施態様の１例を示し； 第８図は制御モジユール40の実現の１例を示し； 第９図は方路指定ネツトワーク30のもう１つの実施態様
を示し； 第10図は第９図の方路指定ネツトワーク内のスイツチ要
素32の構造を示し；そして 第11図は第９図の方路指定ネツトワーク内で達成される
信号の舵取りの図解を与える。
使用される本発明の操舵ネツトワークの実施態様の１例
を示し； 第２図は第１図の操舵ネツトワーク内の加算器ネツトワ
ークの１例としての実施態様の詳細な構造を示し； 第３図は第２図の加算器ネツトワーク内の加算器回路の
実施態様の１例を示し； 第４図は第１図の操舵ネツトワーク内の遅延ネツトワー
クの実施態様の１例を示し； 第５図は第１図の方路指定ネツトワーク30の一例として
の実施態様の詳細な構造を示し； 第６図は第５図の方路指定ネツトワーク内で達成される
舵取りの図解を与え 第７図は第５図の方路指定ネツトワーク内の方路指定要
素の実施態様の１例を示し； 第８図は制御モジユール40の実現の１例を示し； 第９図は方路指定ネツトワーク30のもう１つの実施態様
を示し； 第10図は第９図の方路指定ネツトワーク内のスイツチ要
素32の構造を示し；そして 第11図は第９図の方路指定ネツトワーク内で達成される
信号の舵取りの図解を与える。
詳細な説明 第１図は本発明の原理に従う操舵ネツトワーク100のブ
ロツク図を示すが、これはこの操舵ネツトワーク100に
応答する分類ネツトワーク200及びこの分類ネツトワー
ク200に応答する拡張ネツトワーク300を含む広帯域通信
スイツチ内の集線ステージとして使用される。
ロツク図を示すが、これはこの操舵ネツトワーク100に
応答する分類ネツトワーク200及びこの分類ネツトワー
ク200に応答する拡張ネツトワーク300を含む広帯域通信
スイツチ内の集線ステージとして使用される。
操舵ネツトワーク100は共にこの操舵ネツトワークの入
力ライン110に接続されている遅延ネツトワーク10及び
加算器ネツトワーク20、並びにこのネツトワーク10及び
20に対応する方路指定ネツトワーク30を含む。ネツトワ
ーク10はライン130を介してネツトワーク30に信号を供
給しまたネツトワーク20はライン140を介してネツトワ
ーク30に信号を供給する。操舵ネツトワーク100内の制
御モジユール40はリード21、リード25及びバス22を介し
て要素10、20及び30にクロツク信号を提供する。
力ライン110に接続されている遅延ネツトワーク10及び
加算器ネツトワーク20、並びにこのネツトワーク10及び
20に対応する方路指定ネツトワーク30を含む。ネツトワ
ーク10はライン130を介してネツトワーク30に信号を供
給しまたネツトワーク20はライン140を介してネツトワ
ーク30に信号を供給する。操舵ネツトワーク100内の制
御モジユール40はリード21、リード25及びバス22を介し
て要素10、20及び30にクロツク信号を提供する。
動作においては、操舵ネツトワーク100は複数の入力ラ
イン110のどれが活動信号を含むかを決定し、これらを
これら活動信号がこのネツトワークの出力ラインの隣接
するラインに全て同時に方路指定されるような方法にて
操舵ネツトワークの出力ライン120に方路する。この方
路指定は全ての活動信号を（例えば、第１図の左側に）
シフトしまた非活動信号を無視することによつて実行さ
れる。後述する実施態様の第１例においては、この操舵
ネツトワークのシフトあるいは方路指定動作は映画館の
座席案内人が部分的に詰められた行内の皆に全ての客が
互いに隣り合うようになるまで左に移動することを頼む
のに似たものである。各客は各自の左側の空いた座席の
全数を数えその数だけ左に移動する。後述する実施態様
の第２例においては、この方路指定は映画館の座席案内
人が行内の客の数を数えて各客に座席番号を指定するの
に類似する。
イン110のどれが活動信号を含むかを決定し、これらを
これら活動信号がこのネツトワークの出力ラインの隣接
するラインに全て同時に方路指定されるような方法にて
操舵ネツトワークの出力ライン120に方路する。この方
路指定は全ての活動信号を（例えば、第１図の左側に）
シフトしまた非活動信号を無視することによつて実行さ
れる。後述する実施態様の第１例においては、この操舵
ネツトワークのシフトあるいは方路指定動作は映画館の
座席案内人が部分的に詰められた行内の皆に全ての客が
互いに隣り合うようになるまで左に移動することを頼む
のに似たものである。各客は各自の左側の空いた座席の
全数を数えその数だけ左に移動する。後述する実施態様
の第２例においては、この方路指定は映画館の座席案内
人が行内の客の数を数えて各客に座席番号を指定するの
に類似する。
加算器ネツトワーク20は各活動ラインの左側の非活動
（あるいは活動ライン）の数をカウントするのに使用さ
れる。この非活動ラインの数は全ての活動ラインが隣接
するように各活動ラインを左にシフトすべき位置の数に
対応する。遅延ネツトワーク10は加算器ネツトワーク20
が適当な制御信号を生成し方路指定ネツトワーク30が加
算器ネツトワーク20によつて計算された必要な方路指定
を実現するまでこのデータを格納する。
（あるいは活動ライン）の数をカウントするのに使用さ
れる。この非活動ラインの数は全ての活動ラインが隣接
するように各活動ラインを左にシフトすべき位置の数に
対応する。遅延ネツトワーク10は加算器ネツトワーク20
が適当な制御信号を生成し方路指定ネツトワーク30が加
算器ネツトワーク20によつて計算された必要な方路指定
を実現するまでこのデータを格納する。
各活動ラインの左側の非活動ラインの数を検出するため
には、加算器ネツトワーク20は各ラインの活動ビツトを
認識しその活動ラインを含めたそれより左側に出現する
“0"活動ビツトの出現数を加算する。各活動ラインの左
側の非活動ラインの数は各ラインの左シフトの距離であ
る。第２図にこの機能を遂行するマトリツクス状の構造
を示す。
には、加算器ネツトワーク20は各ラインの活動ビツトを
認識しその活動ラインを含めたそれより左側に出現する
“0"活動ビツトの出現数を加算する。各活動ラインの左
側の非活動ラインの数は各ラインの左シフトの距離であ
る。第２図にこの機能を遂行するマトリツクス状の構造
を示す。
本発明の説明の目的上、第２図の加算器ネツトワーク20
には12個の入力ラインのみが示される。もちろん、これ
以上のラインが可能である。ネツトワーク20の先頭の行
はフリツプフロツプ23を含むが、これは入力ライン110
上に出現するパケツトの活動ビツトを格納する。このフ
リツプフロツプに続いて相互接続加算器回路26の４つの
行、すなわちレベルが存在する。通常、加算器回路レベ
ルＭの数は操舵ネツトワークの入力ポートＮの数のlog2
を切上げた値に等しい。第２図においては、12のlog2は
3.58であり、従つて、Ｍは４に切上げられる。
には12個の入力ラインのみが示される。もちろん、これ
以上のラインが可能である。ネツトワーク20の先頭の行
はフリツプフロツプ23を含むが、これは入力ライン110
上に出現するパケツトの活動ビツトを格納する。このフ
リツプフロツプに続いて相互接続加算器回路26の４つの
行、すなわちレベルが存在する。通常、加算器回路レベ
ルＭの数は操舵ネツトワークの入力ポートＮの数のlog2
を切上げた値に等しい。第２図においては、12のlog2は
3.58であり、従つて、Ｍは４に切上げられる。
第２図の加算器回路は各ラインに対しそのライン自身を
含むそのラインの左側の不活動ラインの数を表わす１つ
の出力信号を生成するように相互接続される。これら信
号はシフト制御信号であり、ライン140を介して方路指
定ネツトワーク30に加えられる。
含むそのラインの左側の不活動ラインの数を表わす１つ
の出力信号を生成するように相互接続される。これら信
号はシフト制御信号であり、ライン140を介して方路指
定ネツトワーク30に加えられる。
より詳細には、各活動ビツト格納フリツプフロツプ23は
１つの入力ライン110に接続されその非反転出力信号を
加算器回路の第１のレベル内の加算器回路26に提供す
る。各フリツプフロツプ23はストローブ ライン25によ
つてクロツクされるが、該ライン25はその制御信号を制
御モジユール40より派生する。
１つの入力ライン110に接続されその非反転出力信号を
加算器回路の第１のレベル内の加算器回路26に提供す
る。各フリツプフロツプ23はストローブ ライン25によ
つてクロツクされるが、該ライン25はその制御信号を制
御モジユール40より派生する。
各加算器回路26は、信号入力Ａ及びＢ、並びに信号出力
Ｃを持つが、その入力の２進合計を直列演算にて生成す
る。直列演算とは各加算器回路の合計出力が、最下位ビ
ツトを最初に、順番に出現するようにすることを意味す
る。
Ｃを持つが、その入力の２進合計を直列演算にて生成す
る。直列演算とは各加算器回路の合計出力が、最下位ビ
ツトを最初に、順番に出現するようにすることを意味す
る。
ネツトワーク20内の加算器回路の相互接続は高度に規則
的である。これは各加算器回路を加算器ネツトワーク20
内の位置に従つてサブスクリプトｉ及びｊにて同定する
ことによつて最も簡単に理解できるが、ここでｉはレベ
ル、つまり行を表わし、そしてｊは列を表わす。
的である。これは各加算器回路を加算器ネツトワーク20
内の位置に従つてサブスクリプトｉ及びｊにて同定する
ことによつて最も簡単に理解できるが、ここでｉはレベ
ル、つまり行を表わし、そしてｊは列を表わす。
従つて、Ａ3,5及びＢ3,5は第３行第５列目の加算器回路
の入力ポートを表わし、Ｃ3,5はその出力ポートを表わ
す。
の入力ポートを表わし、Ｃ3,5はその出力ポートを表わ
す。
上記の定義を使用すると、加算器ネツトワーク20内の加
算器回路26の相互接続は以下の式によつて記述できる。
算器回路26の相互接続は以下の式によつて記述できる。
Ａi,j＝Ｃｉ−1,jそして Ｂi,j＝Ｃｉ−1,j−ｋ ここでｋ＝2i-1、ｉ＝１、２、・・Ｍ、そして未同定端
子への接続（例えば、Ｂ3,1＝Ｃ2,−３）は０とする。
子への接続（例えば、Ｂ3,1＝Ｃ2,−３）は０とする。
第３図は加算器回路26の実施態様の一例を示す。ここで
入力ポートＡ及びＢは２進合計回路220に接続される。
回路220のけた上げ出力Coはフリツプフロツプ230によつ
てシステムクロツクを使用して再クロツクされリードCi
上をけた上げ入力として合計回路220に帰還される。す
なわち、合計回路220に入力ポートから信号が入力され
ると、合計回路220はけた上げ出力Coをフリップフロッ
プ230へ出力する。けた上げ出力Coが入力されたフリッ
プフロップ230はリード21からクロック信号が入力され
ると、合計回路220へけた上げ入力Ciを入力する。そし
て、合計回路220は合計出力Ｓをフリップフロップ240へ
入力し、クロック信号が入力されると、出力Ｃを加算器
回路26から出力する。合計出力は加算器回路を出る前に
フリツプフロツプ240によってシステムクロックを使用
して再クロツクされる。
入力ポートＡ及びＢは２進合計回路220に接続される。
回路220のけた上げ出力Coはフリツプフロツプ230によつ
てシステムクロツクを使用して再クロツクされリードCi
上をけた上げ入力として合計回路220に帰還される。す
なわち、合計回路220に入力ポートから信号が入力され
ると、合計回路220はけた上げ出力Coをフリップフロッ
プ230へ出力する。けた上げ出力Coが入力されたフリッ
プフロップ230はリード21からクロック信号が入力され
ると、合計回路220へけた上げ入力Ciを入力する。そし
て、合計回路220は合計出力Ｓをフリップフロップ240へ
入力し、クロック信号が入力されると、出力Ｃを加算器
回路26から出力する。合計出力は加算器回路を出る前に
フリツプフロツプ240によってシステムクロックを使用
して再クロツクされる。
各加算器回路26内のフリツプフロツプ240によつて提供
されるこの再クロツクのため加算器ネツトワーク20にＭ
クロツク期間の遅延が導入される。従つて、遅延ネツト
ワーク10はＭクロツク期間と同一の遅延を提供すること
によつて方路指定ネツトワーク30に入る各パケツトの活
動ビツトがネツトワーク20からの対応するパケツトに対
するシフト制御信号の最下位ビツトと一致するように構
成される。この遅延を提供するため、第４図の実施態様
に示すごとく、遅延ネツトワーク10は複数の桁送りレジ
スタ13を含むが、各桁送りレジスタ13は操舵ネツトワー
クの入力ライン110の各々に割り当てられ、ライン130の
各々に１つの出力信号を提供する。
されるこの再クロツクのため加算器ネツトワーク20にＭ
クロツク期間の遅延が導入される。従つて、遅延ネツト
ワーク10はＭクロツク期間と同一の遅延を提供すること
によつて方路指定ネツトワーク30に入る各パケツトの活
動ビツトがネツトワーク20からの対応するパケツトに対
するシフト制御信号の最下位ビツトと一致するように構
成される。この遅延を提供するため、第４図の実施態様
に示すごとく、遅延ネツトワーク10は複数の桁送りレジ
スタ13を含むが、各桁送りレジスタ13は操舵ネツトワー
クの入力ライン110の各々に割り当てられ、ライン130の
各々に１つの出力信号を提供する。
第５図はアイドルラインの数が計算されこれによつて左
側にシフトされる活動ラインのライン数が決定される実
施態様の方路指定ネツトワーク30の詳細を示す。第５図
に示すネツトワークもマトリツクス状の構造を持ち、複
数の行、あるいはレベルを持つ相互接続された方路指定
要素31を持つ。各方路指定要素31は信号入力Ｅ及びＤ、
方路指定制御入力、ストローブ クロツク入力、並びに
信号出力Ｆ及びＧを持つ。
側にシフトされる活動ラインのライン数が決定される実
施態様の方路指定ネツトワーク30の詳細を示す。第５図
に示すネツトワークもマトリツクス状の構造を持ち、複
数の行、あるいはレベルを持つ相互接続された方路指定
要素31を持つ。各方路指定要素31は信号入力Ｅ及びＤ、
方路指定制御入力、ストローブ クロツク入力、並びに
信号出力Ｆ及びＧを持つ。
方路指定ネツトワーク30内の各レベルは加算器ネツトワ
ーク20からのシフト制御信号の特定のビツトによつて命
令される切り替えを遂行する。この切り替えは“パス”
か左への“シフト”かのいずれかであり、このシフトは
制御ビツトの重み（１、２、４、８、他）に等しい距離
である。最下位ビツトはネツトワーク30内の第１のレベ
ルを制御し、後続のビツトは後続のレベルを制御する。
従つて、各レベルでの左シフトの距離は2i-1に等しい
が、ここでｉはレベル番号を表わす。
ーク20からのシフト制御信号の特定のビツトによつて命
令される切り替えを遂行する。この切り替えは“パス”
か左への“シフト”かのいずれかであり、このシフトは
制御ビツトの重み（１、２、４、８、他）に等しい距離
である。最下位ビツトはネツトワーク30内の第１のレベ
ルを制御し、後続のビツトは後続のレベルを制御する。
従つて、各レベルでの左シフトの距離は2i-1に等しい
が、ここでｉはレベル番号を表わす。
方路指定要素の相互接続は以下の式によつて定義され
る。
る。
Ｅi,j＝Ｆｉ−1,jそして Ｄi,j＝Ｇｉ−1,j＋ｋ ここで、先と同様に、ｉ及びｊはそれぞれ行及び列を表
わし、ｋ＝2i-1（ｉ＝１、２、・・・Ｍ）、そして未定
義端子への接続は０である。
わし、ｋ＝2i-1（ｉ＝１、２、・・・Ｍ）、そして未定
義端子への接続は０である。
2M-1シフトプロセスを完成するには要素31のＭ番目の行
に続いて、ORゲート152（要素31内のORゲート52と同一
機能）は適当な出力ライン120にシフトされた信号を置
く。もちろん、前述したごとく、ネツトワーク30の構造
は完全に反復でありゲート152は要素31の他の行と置き
替えることができる。ネツトワーク20内の加算器回路の
レベルの数、Ｍは、またネツトワーク20から出力が期待
される語当りの最大ビツト数でもある。ネツトワーク20
の各ビツトはネツトワーク30内の１つのレベルを制御す
るため、ネツトワーク30もまたＭ個のレベルを持つこと
となる。ネツトワーク30内の制御相互作用は信号相互作
用よりも単純である。原理的には、任意のレベル内に特
定の信号が存在する毎に、次のレベルのための該信号の
制御が該信号が存在する所に方路指定されなくてはなら
ない。しかし、制御信号は、ネツトワーク30の列に沿つ
てネツトワーク20の制御信号を伝送すれば十分であるた
め、このような方路は必要でない。第５図はネツトワー
ク30の列に沿つて接続された制御ラインを示すが、適当
なストローブ信号は制御信号ビツトを方路指定要素31の
各種のレベルに入力する。
に続いて、ORゲート152（要素31内のORゲート52と同一
機能）は適当な出力ライン120にシフトされた信号を置
く。もちろん、前述したごとく、ネツトワーク30の構造
は完全に反復でありゲート152は要素31の他の行と置き
替えることができる。ネツトワーク20内の加算器回路の
レベルの数、Ｍは、またネツトワーク20から出力が期待
される語当りの最大ビツト数でもある。ネツトワーク20
の各ビツトはネツトワーク30内の１つのレベルを制御す
るため、ネツトワーク30もまたＭ個のレベルを持つこと
となる。ネツトワーク30内の制御相互作用は信号相互作
用よりも単純である。原理的には、任意のレベル内に特
定の信号が存在する毎に、次のレベルのための該信号の
制御が該信号が存在する所に方路指定されなくてはなら
ない。しかし、制御信号は、ネツトワーク30の列に沿つ
てネツトワーク20の制御信号を伝送すれば十分であるた
め、このような方路は必要でない。第５図はネツトワー
ク30の列に沿つて接続された制御ラインを示すが、適当
なストローブ信号は制御信号ビツトを方路指定要素31の
各種のレベルに入力する。
第６図に入力信号の特定のパターンの信号経路を示す具
体例の１つを示す。入力ライン２、３、７、９、10及び
12は活動（“0"にて同定）であり、残りのラインは非活
動（“1"にて同定）である。各入力ラインの隣には１つ
の２進数字があるが、これは左シフトを命令する加算器
ネツトワーク20からのシフト制御語を表わす。これらシ
フトは、入力ライン１から12に対して、それぞれ１、
１、１、２、３、４、４、５、５、５、６、及び６であ
る。方路指定要素の隣にはこれを制御する個々の制御ビ
ツトも示される。第６図においては、方路指定ラインは
出力ポート１から６に終端する重線によつて示される。
体例の１つを示す。入力ライン２、３、７、９、10及び
12は活動（“0"にて同定）であり、残りのラインは非活
動（“1"にて同定）である。各入力ラインの隣には１つ
の２進数字があるが、これは左シフトを命令する加算器
ネツトワーク20からのシフト制御語を表わす。これらシ
フトは、入力ライン１から12に対して、それぞれ１、
１、１、２、３、４、４、５、５、５、６、及び６であ
る。方路指定要素の隣にはこれを制御する個々の制御ビ
ツトも示される。第６図においては、方路指定ラインは
出力ポート１から６に終端する重線によつて示される。
方路指定要素31は第７図に示すように実現される。フリ
ツプフロツプ51はネツトワーク20からのシフト制御語に
応答して、制御モジユール40によつて提供されるストロ
ーブ信号の助けの下で該当するシフト制御ビツトを格納
する。入力信号ポートＤ及びＥはORゲート52内で結合さ
れ、そして、ゲート52の出力はANDゲート53及び54に接
続される。ゲート53はまたフリツプフロツプ51の真出力
に接続される。ゲート54はまたフリツプフロツプ51の反
転出力に接続される。ゲート53及び54の出力は、それぞ
れ、再クロツク フリツプフロツプ55及び56を通じて出
力信号ポートＦ及びＧに接続される。
ツプフロツプ51はネツトワーク20からのシフト制御語に
応答して、制御モジユール40によつて提供されるストロ
ーブ信号の助けの下で該当するシフト制御ビツトを格納
する。入力信号ポートＤ及びＥはORゲート52内で結合さ
れ、そして、ゲート52の出力はANDゲート53及び54に接
続される。ゲート53はまたフリツプフロツプ51の真出力
に接続される。ゲート54はまたフリツプフロツプ51の反
転出力に接続される。ゲート53及び54の出力は、それぞ
れ、再クロツク フリツプフロツプ55及び56を通じて出
力信号ポートＦ及びＧに接続される。
上記から、制御モジユール40は非常に軽い負担を持つこ
とがわかる。これは、ネツトワーク20にシステム クロ
ツク、ストローブ クロツク、そしてネツトワーク30内
の要素に（１クロツク期間に）Ｍ個の千鳥形ストローブ
クロツクを供給する。ネツトワーク30のＭ個のストロ
ーブ クロツクの最初はネツトワーク20に加えられるス
トローブクロツクからＭクロツク期間だけ遅延する。
とがわかる。これは、ネツトワーク20にシステム クロ
ツク、ストローブ クロツク、そしてネツトワーク30内
の要素に（１クロツク期間に）Ｍ個の千鳥形ストローブ
クロツクを供給する。ネツトワーク30のＭ個のストロ
ーブ クロツクの最初はネツトワーク20に加えられるス
トローブクロツクからＭクロツク期間だけ遅延する。
ネツトワーク20へのストローブ信号は入りパケツトの活
動ビツトと一致しなければならず、これは２個の条件の
１つを含蓄する。つまり、情報は基礎同期クロツク及び
活動ビツトが期待される時の指標を含む本発明の操舵ネ
ツトワークから来るか、あるいは、制御モジユール40が
この情報の源である。第８図は基礎システム クロツク
を生成する制御モジユール40の実現を示す。
動ビツトと一致しなければならず、これは２個の条件の
１つを含蓄する。つまり、情報は基礎同期クロツク及び
活動ビツトが期待される時の指標を含む本発明の操舵ネ
ツトワークから来るか、あるいは、制御モジユール40が
この情報の源である。第８図は基礎システム クロツク
を生成する制御モジユール40の実現を示す。
第８図において、発振器410はネツトワーク10、20及び
並びに制御モジユール40内の各種の要素にシステム ク
ロツクを提供する。各種要素には、システム クロツク
を分割して、ネツトワーク20への入力の所の活動ビツト
の出現を示す“キヤリーアウト”パルスを生成するカウ
ンタ420が含まれる。カウンタ420の出力は桁送りレジス
タ450に加えられるが、該桁送りレジスタはＭクロツク
期間の遅延を提供する。該桁送りレジスタ450の出力信
号はタツプ桁送りレジスタ460に加えられるが、該桁送
りレジスタ460はネツトワーク30に加えられる制御信号
のＭ個のセツトを生成する。
並びに制御モジユール40内の各種の要素にシステム ク
ロツクを提供する。各種要素には、システム クロツク
を分割して、ネツトワーク20への入力の所の活動ビツト
の出現を示す“キヤリーアウト”パルスを生成するカウ
ンタ420が含まれる。カウンタ420の出力は桁送りレジス
タ450に加えられるが、該桁送りレジスタはＭクロツク
期間の遅延を提供する。該桁送りレジスタ450の出力信
号はタツプ桁送りレジスタ460に加えられるが、該桁送
りレジスタ460はネツトワーク30に加えられる制御信号
のＭ個のセツトを生成する。
非活動ラインではなく、活動ラインの数を計算する実施
態様においては、加算器ネツトワーク20が、フリツプフ
ロツプ23のＱ出力でなく出力を使用、そして、加算器
回路の第１列の全てのＢ入力を“0"でなく、“1"にセツ
トすることによつてこの計算を行うように修正される。
これは合計を−１（２の補数表現1111）に初期化し、そ
の結果第１の活動ラインの合計を０に増加し、０番目の
出力ライン120、つまり、ネツトワーク30の最も左の出
力ラインに向けられる。
態様においては、加算器ネツトワーク20が、フリツプフ
ロツプ23のＱ出力でなく出力を使用、そして、加算器
回路の第１列の全てのＢ入力を“0"でなく、“1"にセツ
トすることによつてこの計算を行うように修正される。
これは合計を−１（２の補数表現1111）に初期化し、そ
の結果第１の活動ラインの合計を０に増加し、０番目の
出力ライン120、つまり、ネツトワーク30の最も左の出
力ラインに向けられる。
このような変形においては、加算器ネツトワーク20の各
ライン140の出力信号は、最下位ビツトが最初の２進シ
フト制御語であり、これが関連する入力ラインが接続さ
れる特定の出力ライン120を同定する。例えば、第６図
の活動パターンである。
ライン140の出力信号は、最下位ビツトが最初の２進シ
フト制御語であり、これが関連する入力ラインが接続さ
れる特定の出力ライン120を同定する。例えば、第６図
の活動パターンである。
１、０、０、１、１、１、０、１、０、０、１、０に対
して、派生される合計信号は以下の番号のライン120へ
の接続を指定する； −１、０、１、１、１、１、２、２、３、４、４、5.あ
る着信先が繰り返されることがわかるが、これら繰り返
しは、アイドル ラインと関連するものであり、以下に
示されるごとく無視される。
して、派生される合計信号は以下の番号のライン120へ
の接続を指定する； −１、０、１、１、１、１、２、２、３、４、４、5.あ
る着信先が繰り返されることがわかるが、これら繰り返
しは、アイドル ラインと関連するものであり、以下に
示されるごとく無視される。
修正の加算器ネツトワーク20によつて計算される合計信
号は、第５図に示すのと異なる方路指定ネツトワーク30
に加えられる。この実施態様に適する構造の一例を第９
図に示す。これは、D.H.ローリー（Lawrie）の「アレイ
プロセツサ内のデータのアクセス及びアライメント
（Access and Alignment of Data in an Array Process
ors）」、コンピユータに関するIEEEトランザクシヨン
（IEEE Transaction on Computers）、Vol.C−24、No.1
2、1975年12月、ページ1145から1155に説明のアライメ
ント ネツトワークの構造に類似する。
号は、第５図に示すのと異なる方路指定ネツトワーク30
に加えられる。この実施態様に適する構造の一例を第９
図に示す。これは、D.H.ローリー（Lawrie）の「アレイ
プロセツサ内のデータのアクセス及びアライメント
（Access and Alignment of Data in an Array Process
ors）」、コンピユータに関するIEEEトランザクシヨン
（IEEE Transaction on Computers）、Vol.C−24、No.1
2、1975年12月、ページ1145から1155に説明のアライメ
ント ネツトワークの構造に類似する。
第９図に修正されたシヤフル パターンにて相互接続さ
れたスイツチ要素32の４列（24つまり、16個の入力ライ
ンの収容が可能）を含むネツトワーク30を示す。簡略化
するために、ライン130と140の対が第９図の上部で結合
されており、また、各要素32は２個の入力及び２個の出
力のみを持つ。しかし、実際には、この“結合”に続く
各経路は、対の経路、つまりライン130から派生される
データ及びライン140から派生される制御を表わす。
れたスイツチ要素32の４列（24つまり、16個の入力ライ
ンの収容が可能）を含むネツトワーク30を示す。簡略化
するために、ライン130と140の対が第９図の上部で結合
されており、また、各要素32は２個の入力及び２個の出
力のみを持つ。しかし、実際には、この“結合”に続く
各経路は、対の経路、つまりライン130から派生される
データ及びライン140から派生される制御を表わす。
用語、シヤフルはおなじみのトランプのカードをシヤフ
ル（切る）することから由来するものであり、このシヤ
フルにおいて、カードは半分に分割された後、続いて、
各半分からカードを１枚づつ取ることによつて再び集め
られる手順に従う。このようなシヤフルは“完全シヤフ
ル”と呼ばれる。この逆は反転完全シヤフルと呼ばれ
る。H.ストーン（H.Stone）による「完全シヤフルによ
るパラレル処理（parallel processing with the perfe
ct shuffle）」、コンピユータに関するIEEEトランザク
シヨン（IEEE Transaction on Computers）、Vol.C−2
0、No.1、1971年、２月、ページ153−161を参照。第９
図のステージ間に示す、バニアン（Banyan）ネツトワー
クと呼ばれる修正のシヤフルは、カードを２山に分け、
各山から交互に１枚のカードを２個の“手（山）”に配
り、この過程を全てのカードが新たな“手（山）”に配
られるまで繰り返し、そして、次に、こうして配られた
“手（山）”の上にもう一方の“手（山）”を重ねるこ
とによつてこのカードを再び集める動作に類似する。こ
れは、反転完全シヤフルの単純な再構成である。第９図
において、シヤフルされる“カード”は示される行間の
相互接続経路のセツトである。行間の相互接続経路の各
セツトは何組かの“組”を含むが、各“組は特定の数の
カード”を含む。より具体的には、第１の行を通過する
と、各“組”は４枚の“カード”を含み、第２行を通過
すると、各“組”は８枚の“カード”を含み、こうして
各行を通過するごとに、２の倍数で増加する。最後の行
を通過することによつて反転完全シヤフルが完結され
る。
ル（切る）することから由来するものであり、このシヤ
フルにおいて、カードは半分に分割された後、続いて、
各半分からカードを１枚づつ取ることによつて再び集め
られる手順に従う。このようなシヤフルは“完全シヤフ
ル”と呼ばれる。この逆は反転完全シヤフルと呼ばれ
る。H.ストーン（H.Stone）による「完全シヤフルによ
るパラレル処理（parallel processing with the perfe
ct shuffle）」、コンピユータに関するIEEEトランザク
シヨン（IEEE Transaction on Computers）、Vol.C−2
0、No.1、1971年、２月、ページ153−161を参照。第９
図のステージ間に示す、バニアン（Banyan）ネツトワー
クと呼ばれる修正のシヤフルは、カードを２山に分け、
各山から交互に１枚のカードを２個の“手（山）”に配
り、この過程を全てのカードが新たな“手（山）”に配
られるまで繰り返し、そして、次に、こうして配られた
“手（山）”の上にもう一方の“手（山）”を重ねるこ
とによつてこのカードを再び集める動作に類似する。こ
れは、反転完全シヤフルの単純な再構成である。第９図
において、シヤフルされる“カード”は示される行間の
相互接続経路のセツトである。行間の相互接続経路の各
セツトは何組かの“組”を含むが、各“組は特定の数の
カード”を含む。より具体的には、第１の行を通過する
と、各“組”は４枚の“カード”を含み、第２行を通過
すると、各“組”は８枚の“カード”を含み、こうして
各行を通過するごとに、２の倍数で増加する。最後の行
を通過することによつて反転完全シヤフルが完結され
る。
各要素32は入力Ａ及びＢ並びに出力Ａ′及びＢ′を含
み、“パス”状態あるいは“クロス”状態を取ることが
可能である。各入力は、前述したごとく、データ入力及
び制御入力を表わし、各出力についても同様である。各
スイツチ要素32が取ることのできる状態の数は、ライン
130及び140を介してスイツチ要素32に入力される信号の
活動ビツト及び特定のシフト制御語ビツトに依存する。
より具体的には、スイツチ要素32の最初のステージ（第
９図のトツプのステージ）はシフト制御語の最下位ビツ
トによつて制御され、各後続のステージは、シフト制御
ビツトの次に高いビツトによつて順次制御される。以下
の真理値表はスイツチ要素32が入力状態に従つて取る状
態を指定するが、この真理値表は第10図の回路設計によ
つて実現される。
み、“パス”状態あるいは“クロス”状態を取ることが
可能である。各入力は、前述したごとく、データ入力及
び制御入力を表わし、各出力についても同様である。各
スイツチ要素32が取ることのできる状態の数は、ライン
130及び140を介してスイツチ要素32に入力される信号の
活動ビツト及び特定のシフト制御語ビツトに依存する。
より具体的には、スイツチ要素32の最初のステージ（第
９図のトツプのステージ）はシフト制御語の最下位ビツ
トによつて制御され、各後続のステージは、シフト制御
ビツトの次に高いビツトによつて順次制御される。以下
の真理値表はスイツチ要素32が入力状態に従つて取る状
態を指定するが、この真理値表は第10図の回路設計によ
つて実現される。
スイツチ要素32は、第10図に示すごとく、３つの機能を
示す。つまり、各データ入力上の活動ビツト及び各制御
入力上の適当な制御語ビツトを検出し、“パス”あるい
は“クロス”スイツチングを遂行し、そして活動ビツト
に対応してシフト制御語を進める。シフト制御語を進め
ることによつて、ネツトワーク30の行を経て信号が伝播
するのに伴つて、各行にて必要な制御ビツトが常に活動
ビツトと一致するようにされる。これは、スイツチ及び
制御設計の要件を簡単にする。第10図に示す図解は、デ
ータ及び制御経路を示す。ライン321及び323は、それぞ
れ、入力Ａ及びＢのデータラインであり、ライン322及
び324は、それぞれ、入力Ａ及びＢの制御ラインであ
る。ANDゲート325は、直接にライン322に接続され、ま
たインバータ326を通じてライン321に接続される。AND
ゲート327はライン321に直接に接続され、またインバー
タ328を通じてライン324に接続される。ゲート325及び3
27はORゲート329に接続されるが、これはスイツチ32の
状態を制御するための信号を生成する。この信号はＤフ
リツプフロツプ330内に（モジユール40からの制御信号
の助けを得て）捕獲され、そして、セレクタ335に送ら
れる。セレクタ335はライン321から324上の信号の再ク
ロツクされた複製に応答する。この再クロツクはフリツ
プフロツプ341から344によつて行われる。セレクタ335
は（例えば、ANDゲート及びORゲートによつて実現され
る）従来のデユアル双極／双投スイツチである。これは
スイツチ要素32に対して、“パス”か“クロス”状態の
いずれかを確立し、そしてこの信号をライン331から334
に加える。ライン331及び332はこのスイツチのＡ′出力
にデータ及び制御信号を運び、そしてライン333及び334
はこのスイツチのＢ′出力に対してデータ及び制御信号
を運ぶ。ライン331及び333は、それぞれ、フリツプフロ
ツプ345及び346によつて遅延された後にスイツチ要素32
からである。これはデータに対応して制御を進め正しい
制御ビツトをスイツチ要素32の次の列の所の活動ビツト
と一致させる。
示す。つまり、各データ入力上の活動ビツト及び各制御
入力上の適当な制御語ビツトを検出し、“パス”あるい
は“クロス”スイツチングを遂行し、そして活動ビツト
に対応してシフト制御語を進める。シフト制御語を進め
ることによつて、ネツトワーク30の行を経て信号が伝播
するのに伴つて、各行にて必要な制御ビツトが常に活動
ビツトと一致するようにされる。これは、スイツチ及び
制御設計の要件を簡単にする。第10図に示す図解は、デ
ータ及び制御経路を示す。ライン321及び323は、それぞ
れ、入力Ａ及びＢのデータラインであり、ライン322及
び324は、それぞれ、入力Ａ及びＢの制御ラインであ
る。ANDゲート325は、直接にライン322に接続され、ま
たインバータ326を通じてライン321に接続される。AND
ゲート327はライン321に直接に接続され、またインバー
タ328を通じてライン324に接続される。ゲート325及び3
27はORゲート329に接続されるが、これはスイツチ32の
状態を制御するための信号を生成する。この信号はＤフ
リツプフロツプ330内に（モジユール40からの制御信号
の助けを得て）捕獲され、そして、セレクタ335に送ら
れる。セレクタ335はライン321から324上の信号の再ク
ロツクされた複製に応答する。この再クロツクはフリツ
プフロツプ341から344によつて行われる。セレクタ335
は（例えば、ANDゲート及びORゲートによつて実現され
る）従来のデユアル双極／双投スイツチである。これは
スイツチ要素32に対して、“パス”か“クロス”状態の
いずれかを確立し、そしてこの信号をライン331から334
に加える。ライン331及び332はこのスイツチのＡ′出力
にデータ及び制御信号を運び、そしてライン333及び334
はこのスイツチのＢ′出力に対してデータ及び制御信号
を運ぶ。ライン331及び333は、それぞれ、フリツプフロ
ツプ345及び346によつて遅延された後にスイツチ要素32
からである。これはデータに対応して制御を進め正しい
制御ビツトをスイツチ要素32の次の列の所の活動ビツト
と一致させる。
第11図は上記に説明の方路指定ネツトワーク30の動作を
第６図の活動ビツトパターンに関して説明する。これよ
り、非活動ラインは各々が指定のアドレスを持つが、そ
のアドレスには送らずに、活動ラインの右に分離される
ことがわかる。
第６図の活動ビツトパターンに関して説明する。これよ
り、非活動ラインは各々が指定のアドレスを持つが、そ
のアドレスには送らずに、活動ラインの右に分離される
ことがわかる。
第１図に示す操舵ネツトワーク100は３個の機能ブロツ
クを持つが、これは、本操舵ネツトワークの実施態様が
必ずこの数を持つことを意味するものではない。それど
ころか、操舵ネツトワークは加算器ネツトワーク20の分
布制御の下で動作するため、この操舵ネツトワークの機
能ブロツクを併合して、モジユール化を増強することも
可能である。
クを持つが、これは、本操舵ネツトワークの実施態様が
必ずこの数を持つことを意味するものではない。それど
ころか、操舵ネツトワークは加算器ネツトワーク20の分
布制御の下で動作するため、この操舵ネツトワークの機
能ブロツクを併合して、モジユール化を増強することも
可能である。
さらに、操舵ネツトワーク100はパケツト交換装置との
関連で説明されたが、ここに開示の操舵ネツトワークは
パケツト交換形式に支配されないばかりか、各種の異な
る交換装置に応用することが可能である。
関連で説明されたが、ここに開示の操舵ネツトワークは
パケツト交換形式に支配されないばかりか、各種の異な
る交換装置に応用することが可能である。
さらに、上述の回路のVLSI実施態様はリードの数を減少
し、また要求される経路数を減少する実施態様も可能で
ありこれらも本発明の範囲に入る。しかし、これら実施
態様は通常より複雑な回路を要求する。例えば、第２の
実施態様との関連で説明した方路指定ネツトワーク30
は、信号パケツトをシフト制御語を格納するための追加
の欄を持つように構成することによつて、（制御及びデ
ータ信号を結合することによつて）リードの数を半分に
して実現することも可能である。
し、また要求される経路数を減少する実施態様も可能で
ありこれらも本発明の範囲に入る。しかし、これら実施
態様は通常より複雑な回路を要求する。例えば、第２の
実施態様との関連で説明した方路指定ネツトワーク30
は、信号パケツトをシフト制御語を格納するための追加
の欄を持つように構成することによつて、（制御及びデ
ータ信号を結合することによつて）リードの数を半分に
して実現することも可能である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−164642（ＪＰ，Ａ)
Claims (18)
- 【請求項１】複数の入力ポート及び出力ポートを有し、
該入力ポートの活動ポート上の信号の方路を指定する操
舵ネットワークであって、 該入力ポート上の信号の有効か無効かに応答して該活動
ポート上の該信号の必要な舵取りを指示する２進数字を
同時に計算する第１の手段と、 該入力ポートへ接続され、かつ該第１の手段に応答して
該出力ポートのうちの隣接する出力ポートへ該活動ポー
ト上の該信号を舵取りする第２の手段とを備えることを
特徴とする操舵ネットワーク。 - 【請求項２】請求の範囲第１項記載の操舵ネットワーク
であって、該第２の手段はすべての該活動ポートのライ
ンを同時に舵取りすることを特徴とする操舵ネットワー
ク。 - 【請求項３】請求の範囲第１項記載の操舵ネットワーク
であって、該第２の手段は該必要な舵取りを計算する
時、該第１の手段において受けた遅延と等しい該入力信
号の遅延を挿入する遅延手段を含むことを特徴とする操
舵ネットワーク。 - 【請求項４】複数の入力ラインから入力信号を複数の出
力ラインへ同時に方路指定し、いくつかの該入力ライン
のみが１度に該入力信号を運んでおり、そして該入力信
号は該出力ラインのうちの隣接する出力ラインのところ
で寄せ集められる操舵ネットワークであって、該操舵ネ
ットワークは、 該複数の入力ラインに対応しかつ同数の複数の制御信号
を生成する、該複数の入力ラインに応答する加算器ネッ
トワークを備え、各々の該制御信号は対応入力ラインか
ら予め選択した側への、該入力信号を運んでいない該入
力ラインの数を示しており、さらに該操舵ネットワーク
は、 該加算器ネットワークからの該複数の制御信号と該複数
の入力ラインとに応答して該複数の制御信号の指示によ
って該入力信号を該出力ラインへ方路指定する方路指定
ネットワークを備えることを特徴とする操舵ネットワー
ク。 - 【請求項５】請求の範囲第４項記載の操舵ネットワーク
であって、該加算器ネットワークは、該複数の制御信号
を同時に生成することを特徴とする操舵ネットワーク。 - 【請求項６】請求の範囲第４項記載の操舵ネットワーク
であって、該方路指定ネットワークはすべての該入力信
号を同時に方路指定することを特徴とする操舵ネットワ
ーク。 - 【請求項７】請求の範囲第４項記載の操舵ネットワーク
であって、遅延ネットワークが該入力ライン及び該方路
指定ネットワークの間に挿入され、該遅延ネットワーク
は該制御信号を生成する時、該加算器ネットワークにお
いて受けた遅延に等しい遅延だけ該入力ライン上の該入
力信号を遅延させることを特徴とする操舵ネットワー
ク。 - 【請求項８】請求の範囲第７項記載の操舵ネットワーク
であって、該遅延が該複数の入力ライン数のlog2の切り
上げ値に等しいことを特徴とする操舵ネットワーク。 - 【請求項９】請求の範囲第４項記載の操舵ネットワーク
であって、該加算器ネットワークは、 該複数の入力ライン及びストローブ信号に応答してどの
該入力ラインが該入力信号を運ぶかを指示する記憶手段
と、 該記憶手段に接続され、かつ該入力ライン数と同数の、
多数の列及び該入力ライン数のlog2の切り上げ値に等し
い数と同数の、多数の行を有するマトリックスを形成す
るよう相互接続される複数の加算器回路とを備えること
を特徴とする操舵ネットワーク。 - 【請求項１０】請求の範囲第９項記載の操舵ネットワー
クであって、該記憶手段は複数のフリップフロップを含
み、各々の該複数のフリップフロップは異なる該入力ラ
インと該ストローブ信号とへ接続されることを特徴とす
る操舵ネットワーク。 - 【請求項１１】請求の範囲第９項記載の操舵ネットワー
クであって、該加算器回路は入力A,B及び出力Ｃを備
え、該加算回路間の相互接続は以下の等式によって定義
され、 Ａi,j＝Ｃｉ−1,j及び Ｂi,j＝Ｃｉ−1,j−ｋ ここで、ｉは行、ｊは列、ｋ＝2i-1、及び未定義端子へ
の接続は０であることを特徴とする操舵ネットワーク。 - 【請求項１２】請求の範囲第７項記載の操舵ネットワー
クであって、該方路指定ネットワークは該加算器ネット
ワークから発生する制御信号に応答する複数の方路指定
要素を備え、該方路指定要素は連続する行及び列に相互
接続されており、該方路指定要素の行の各々の入力信号
は該方路指定要素の行のうちの直前の行の出力信号から
派生され、かつ該方路指定要素の行のうちの第１行目の
入力信号が該遅延ネットワークから派生されることを特
徴とする操舵ネットワーク。 - 【請求項１３】請求の範囲第４項記載の操舵ネットワー
クであって、該方路指定要素は入力端子D,E及び出力端
子F,Gを有し、該方路指定要素間の相互接続は以下の等
式によって定義され、 Ｅi,j＝Ｆｉ−1,j及び Ｄi,j＝Ｇｉ−1,j＋ｋ ここで、ｉは行、ｊは列、ｋ＝2i-1及び未定義端子の接
続は０であることを特徴とする操舵ネットワーク。 - 【請求項１４】複数の入力ラインから入力信号を複数の
出力ラインへ同時に方路指定し、いくつかの該入力ライ
ンのみが１度に該入力信号を運び、そして該入力信号は
該出力ラインのうちの隣接する出力ラインのところで寄
せ集められる操舵ネットワークであって、該操舵ネット
ワークは、 該複数の入力ラインに対応しかつ同数の複数の制御信号
を生成する、該複数の入力ラインに応答する加算器ネッ
トワークを備え、各々の該制御信号は対応入力ラインか
ら予め選択した側への、該入力信号を運んでいる該入力
ラインの数を示しており、さらに該操舵ネットワーク
は、 該加算器ネットワークからの該複数の制御信号と該複数
の入力ラインとに応答して該複数の制御信号の指示によ
って該入力信号を該出力ラインへ方路指定する方路指定
ネットワークを備えることを特徴とする操舵ネットワー
ク。 - 【請求項１５】請求の範囲第14項記載の操舵ネットワー
クであって、該加算器回路は入力A,B及び出力Ｃを備
え、該加算回路間の相互接続は以下の等式によって定義
され、 Ａi,j＝Ｃｉ−1,j及び Ｂi,j＝Ｃｉ−1,j−ｋ ここで、ｉは行、ｊは列、ｋ＝2i-1、及び未定義端子へ
の接続は０であることを特徴とする操舵ネットワーク。 - 【請求項１６】請求の範囲第15項記載の操舵ネットワー
クであって、該方路指定ネットワークは反転完全シャフ
ルネットワークであり、該複数の制御信号の制御によっ
て該入力信号のシャフルを実行することを特徴とする操
舵ネットワーク。 - 【請求項１７】Ｎ個の入力ポート及び複数の出力ポート
を有し、該入力ポートの活動ポート上の信号の方路を指
定する操舵ネットワークであって、 該入力ポート上の信号の有効か無効かに応答して該活動
ポート上の該信号の必要な舵取りを指示する２進数字を
同時に計算する第１の手段と、 該入力ポートへ接続されかつ該第１の手段に応答して該
出力ポートのうちの隣接する出力ポートへ該活動ポート
上の該信号の舵を取る第２の手段とを備え、該計算の処
理遅延はＮのlog2に比例することを特徴とする操舵ネッ
トワーク。 - 【請求項１８】請求の範囲第１項記載の操舵ネットワー
クであって、該２進数字は該入力ポートの該活動ポート
の数に従って計算されることを特徴とする操舵ネットワ
ーク。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US479797 | 1983-03-28 | ||
| US06/479,797 US4531209A (en) | 1983-03-28 | 1983-03-28 | Self-routing steering network |
| PCT/US1984/000348 WO1984003977A1 (en) | 1983-03-28 | 1984-03-08 | A self routing steering network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60500937A JPS60500937A (ja) | 1985-06-20 |
| JPH0767113B2 true JPH0767113B2 (ja) | 1995-07-19 |
Family
ID=23905485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59501397A Expired - Lifetime JPH0767113B2 (ja) | 1983-03-28 | 1984-03-08 | 自己操舵ネットワーク |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4531209A (ja) |
| EP (1) | EP0138951B1 (ja) |
| JP (1) | JPH0767113B2 (ja) |
| KR (1) | KR920003856B1 (ja) |
| CA (1) | CA1207877A (ja) |
| DE (1) | DE3483767D1 (ja) |
| ES (1) | ES531028A0 (ja) |
| IT (1) | IT1173758B (ja) |
| WO (1) | WO1984003977A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293489A (en) * | 1985-01-24 | 1994-03-08 | Nec Corporation | Circuit arrangement capable of centralizing control of a switching network |
| EP0309670B1 (de) * | 1987-09-29 | 1994-04-13 | Siemens Aktiengesellschaft | Konzentrator für schnelle Datenvermittlungsnetze |
| US4910730A (en) * | 1988-03-14 | 1990-03-20 | Bell Communications Research, Inc. | Batcher-banyan network |
| CA2003259A1 (en) * | 1988-11-25 | 1990-05-25 | Naoki Fukaya | Broad band digital exchange |
| US5034946A (en) * | 1989-12-18 | 1991-07-23 | Bell Communications Research, Inc. | Broadband concentrator for packet switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164642A (en) * | 1980-12-24 | 1982-10-09 | Doukesune Jiyan | Pocket type electric communication system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3428946A (en) * | 1965-08-26 | 1969-02-18 | Goodyear Aerospace Corp | Means for merging data |
| US3715505A (en) * | 1971-03-29 | 1973-02-06 | Bell Telephone Labor Inc | Time-division switch providing time and space switching |
| US3806886A (en) * | 1972-12-29 | 1974-04-23 | Gte Information Syst Inc | Apparatus for storing several messages received simultaneously |
| NL7503539A (nl) * | 1974-04-05 | 1975-10-07 | Cselt Centro Studi Lab Telecom | Logische keten voor het verdichten van digitale gegevens. |
| FR2346915A1 (fr) * | 1976-03-31 | 1977-10-28 | Texier Alain | Systeme de transmission numerique assurant des liaisons multipoints |
| US4162534A (en) * | 1977-07-29 | 1979-07-24 | Burroughs Corporation | Parallel alignment network for d-ordered vector elements |
| DE2944784C2 (de) * | 1979-11-06 | 1982-04-29 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Breitband-Vermittlungssystem |
| FR2475330A1 (fr) * | 1980-01-31 | 1981-08-07 | Thomson Csf Mat Tel | Dispositif d'aiguillage de donnees numeriques |
-
1983
- 1983-03-28 US US06/479,797 patent/US4531209A/en not_active Expired - Lifetime
-
1984
- 1984-03-08 CA CA000449125A patent/CA1207877A/en not_active Expired
- 1984-03-08 WO PCT/US1984/000348 patent/WO1984003977A1/en active IP Right Grant
- 1984-03-08 JP JP59501397A patent/JPH0767113B2/ja not_active Expired - Lifetime
- 1984-03-08 EP EP84901482A patent/EP0138951B1/en not_active Expired - Lifetime
- 1984-03-08 DE DE8484901482T patent/DE3483767D1/de not_active Expired - Fee Related
- 1984-03-26 IT IT20236/84A patent/IT1173758B/it active
- 1984-03-27 ES ES531028A patent/ES531028A0/es active Granted
- 1984-03-28 KR KR1019840001609A patent/KR920003856B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164642A (en) * | 1980-12-24 | 1982-10-09 | Doukesune Jiyan | Pocket type electric communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003856B1 (ko) | 1992-05-15 |
| US4531209A (en) | 1985-07-23 |
| ES8506955A1 (es) | 1985-08-01 |
| EP0138951A4 (en) | 1988-01-28 |
| JPS60500937A (ja) | 1985-06-20 |
| IT8420236A0 (it) | 1984-03-26 |
| ES531028A0 (es) | 1985-08-01 |
| KR840008236A (ko) | 1984-12-13 |
| IT1173758B (it) | 1987-06-24 |
| EP0138951B1 (en) | 1990-12-19 |
| EP0138951A1 (en) | 1985-05-02 |
| CA1207877A (en) | 1986-07-15 |
| WO1984003977A1 (en) | 1984-10-11 |
| DE3483767D1 (de) | 1991-01-31 |
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